JPS59201683A - インバ−タの制御回路 - Google Patents
インバ−タの制御回路Info
- Publication number
- JPS59201683A JPS59201683A JP58075114A JP7511483A JPS59201683A JP S59201683 A JPS59201683 A JP S59201683A JP 58075114 A JP58075114 A JP 58075114A JP 7511483 A JP7511483 A JP 7511483A JP S59201683 A JPS59201683 A JP S59201683A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- inverter
- data
- control circuit
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は記憶素子を用いてその記憶素子に記憶された
通電パターンにより、インバータを和御するインバータ
の制御回路に関するものである。
通電パターンにより、インバータを和御するインバータ
の制御回路に関するものである。
第１図に従来回路の１例を示す。図において、（１）は
１２ビツトの出力を発生する周波数データ発生器、（２
）汀Ｖ−）マルチプライヤ、（３）は発１辰器、（４）
ｆｄ分周器、（５）ハカウンタ、（６）ハリードオンメ
モリー（以下ＲＯＭと称す）である。周波数データ発生
Ｂ（１）の出力１２ビツトのうち、４ビツトはＲＯＭ（
６）へ、残りの８ビツトはレートマルチプライヤ（２）
に接続されている。レートマルチプライヤ（２）の出力
信号Ｆｏは ＦＯ−」二・Ｆｉ− ５６ で与えられる。ここでＫ（ｄ入力８ビットで定まる定数
、Ｆｉは発振器（３）より出力される発撫周波数である
。出力信号ＦＯ１４分周器（４）で後述する必要に周波
数Ｆｃｒに分周され、カウンタ（５）に入力される。Ｒ
ＯＭ（６）として４０９６ワード、８ビツトの記憶容量
を有するものを考えれば、カウンタ（５）の出力は８ビ
ツトとすることができる。
１２ビツトの出力を発生する周波数データ発生器、（２
）汀Ｖ−）マルチプライヤ、（３）は発１辰器、（４）
ｆｄ分周器、（５）ハカウンタ、（６）ハリードオンメ
モリー（以下ＲＯＭと称す）である。周波数データ発生
Ｂ（１）の出力１２ビツトのうち、４ビツトはＲＯＭ（
６）へ、残りの８ビツトはレートマルチプライヤ（２）
に接続されている。レートマルチプライヤ（２）の出力
信号Ｆｏは ＦＯ−」二・Ｆｉ− ５６ で与えられる。ここでＫ（ｄ入力８ビットで定まる定数
、Ｆｉは発振器（３）より出力される発撫周波数である
。出力信号ＦＯ１４分周器（４）で後述する必要に周波
数Ｆｃｒに分周され、カウンタ（５）に入力される。Ｒ
ＯＭ（６）として４０９６ワード、８ビツトの記憶容量
を有するものを考えれば、カウンタ（５）の出力は８ビ
ツトとすることができる。
カウンタ（５）の８ビ、７ト目の周波数Ｆ８ Ｕ次式１
７）又、＃ｊ２図は一般に使用されているトランジスタ
形３相インバー〃の基本回路を示す。周波数Ｆ８を、第
２図に示す回路に与える交流制御信号の１周期に一致す
るように選べば、ＲＯＭ（６）［第３図に示す様な３
Ａ’Ｄ分のデータ全記憶させることができる。これによ
り、周波数データ発生器（１）からの４ビツトの信号で
、１６種類のデータである交流側御イぎ号を２５６の区
分にわたって記憶することになる。従って一つのデータ
による分解能はとなり非常Ｖ′Ｃ晴、度のあらいものと
なる欠点があった。
７）又、＃ｊ２図は一般に使用されているトランジスタ
形３相インバー〃の基本回路を示す。周波数Ｆ８を、第
２図に示す回路に与える交流制御信号の１周期に一致す
るように選べば、ＲＯＭ（６）［第３図に示す様な３
Ａ’Ｄ分のデータ全記憶させることができる。これによ
り、周波数データ発生器（１）からの４ビツトの信号で
、１６種類のデータである交流側御イぎ号を２５６の区
分にわたって記憶することになる。従って一つのデータ
による分解能はとなり非常Ｖ′Ｃ晴、度のあらいものと
なる欠点があった。
この発明は上記の欠点を除去するためになされたインパ
ークの制御回路であって、旦′Ａ：１１交流制す１倍号
が１２０°位ａのずれた同一デー〃の繰り返しであるこ
とＶＣ７￥を目し、ＲＯＭに対する記憶量を最小限にと
どめ−ＲＯＭの父流制御（Ｊ号に対する分解能を向上す
るものである。
ークの制御回路であって、旦′Ａ：１１交流制す１倍号
が１２０°位ａのずれた同一デー〃の繰り返しであるこ
とＶＣ７￥を目し、ＲＯＭに対する記憶量を最小限にと
どめ−ＲＯＭの父流制御（Ｊ号に対する分解能を向上す
るものである。
以下、この発明の一実施例を図につめてシ１１．明する
。第４Ｍにおいて、（１）〜（６）は第１図に示すもの
と同一で、（７）は６進リングカウンタ、（８）ハデー
グセレクタである。ＲＯ！Ａ （＋３）には第５Ｉヌ１
に示す様（Ｃ交疏側御イぎ号−周期を６分割し、各々の
’ｒｆｆ気角に対応するデー〃がｌピッ１−〜６ビ・ソ
トに出力さｈる様にＮｅ憶されている。出力され１ヒ信
号ｔゴデータセレクタ（８）して入力され、カウンタ（
５）の８ビツト目の周波数１で８をクロックとして叫１
作する６進リングカウンタ（７）の信号金堂けてデータ
を選び出し、交流側が１倍号一周期分を形成し、更に、
１２０°ずつ遅らせて池の２相分の交流制御信号を形成
することになる。
。第４Ｍにおいて、（１）〜（６）は第１図に示すもの
と同一で、（７）は６進リングカウンタ、（８）ハデー
グセレクタである。ＲＯ！Ａ （＋３）には第５Ｉヌ１
に示す様（Ｃ交疏側御イぎ号−周期を６分割し、各々の
’ｒｆｆ気角に対応するデー〃がｌピッ１−〜６ビ・ソ
トに出力さｈる様にＮｅ憶されている。出力され１ヒ信
号ｔゴデータセレクタ（８）して入力され、カウンタ（
５）の８ビツト目の周波数１で８をクロックとして叫１
作する６進リングカウンタ（７）の信号金堂けてデータ
を選び出し、交流側が１倍号一周期分を形成し、更に、
１２０°ずつ遅らせて池の２相分の交流制御信号を形成
することになる。
従ってこの実施例回路によれば、カウンタ（５）の８ビ
ツト目の周波数を交流制御信号の電気角６ケに相当する
周７ｍ数に等しくなる様に選べば、交流１１１制御信号
のｒ「気角６０°に対応するデータは２５６の区分にわ
たって記憶されることに′ｆｘ！ｌ１１つのデータによ
る分解能は どなり、従来の回路に対して６倍の分解能が得られるこ
とになる。
ツト目の周波数を交流制御信号の電気角６ケに相当する
周７ｍ数に等しくなる様に選べば、交流１１１制御信号
のｒ「気角６０°に対応するデータは２５６の区分にわ
たって記憶されることに′ｆｘ！ｌ１１つのデータによ
る分解能は どなり、従来の回路に対して６倍の分解能が得られるこ
とになる。
以上説明した様に、この発明によれば同一容量のＲＯＭ
において、交流制御信号に対し従来に比ベロ倍の分解能
が得られることになり、制御効率を向上することが可能
となる。
において、交流制御信号に対し従来に比ベロ倍の分解能
が得られることになり、制御効率を向上することが可能
となる。
第１図は従来のインバータの制御ｍ路を示す図、第２図
はトランジスタ形３相インバータの基本回路図、ｆｊ３
区１は従来装置のリードオンメモリへ記憶方法を説明す
る図、第４図げこの発明の一実施例を示す、インバータ
の制御回路図、第５図はこの発明の実施例によるリード
オンメモリーへの記憶方法を説明する図である。 図中、（１）は周波数データ箔生器、（２）はレートマ
ルチプライヤ、（３）は発振器、（４’ｌｉグ分周盟、
（５）にカウンタ、（６）はリードオンメモリー、（７
）１４６進リングカウンタ、（８）はデータセレクタで
ある。 なお、＋Ｗ中同−符号は同−又は相当部分を示す。 代理人 大岩増雄
はトランジスタ形３相インバータの基本回路図、ｆｊ３
区１は従来装置のリードオンメモリへ記憶方法を説明す
る図、第４図げこの発明の一実施例を示す、インバータ
の制御回路図、第５図はこの発明の実施例によるリード
オンメモリーへの記憶方法を説明する図である。 図中、（１）は周波数データ箔生器、（２）はレートマ
ルチプライヤ、（３）は発振器、（４’ｌｉグ分周盟、
（５）にカウンタ、（６）はリードオンメモリー、（７
）１４６進リングカウンタ、（８）はデータセレクタで
ある。 なお、＋Ｗ中同−符号は同−又は相当部分を示す。 代理人 大岩増雄
Claims (3)
- （１） ３ 、ｌ’目交流電力を得るインバータの１
相分の交流制御信号を、電気角６０°間隔で分割し、交
流制御信号１周期に対して６種類の信号パターンを記憶
が１置に記憶させ、この記憶装置から上記６種類の信号
パターンを同時に出力できる様構成したことを特徴とす
るインバータの制御回路。 - （２）６棟類の信号パターンは電気角６（ｙ′に対応す
るクロ、りで動作する６進リングカウンタに基づいて動
作するデータセレクタによジ、所定の交流制御信号に形
成されることを特徴とする特許請求の範囲第１項記戦の
インバータの制御回路。 - （３）６種、類の信号バグーン全１２０′位相差をもた
せて入力し、ｌ相分のリードオンメモリーのデー〃から
３相分の交流制御信号全形成する様構成したことを特徴
とする特許請求の範囲第１項記載のインバータの制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58075114A JPS59201683A (ja) | 1983-04-28 | 1983-04-28 | インバ−タの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58075114A JPS59201683A (ja) | 1983-04-28 | 1983-04-28 | インバ−タの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201683A true JPS59201683A (ja) | 1984-11-15 |
Family
ID=13566826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58075114A Pending JPS59201683A (ja) | 1983-04-28 | 1983-04-28 | インバ−タの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201683A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177175A (ja) * | 1985-01-31 | 1986-08-08 | Sanken Electric Co Ltd | 正弦波パルス幅変調用デ−タ発生回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5746677A (en) * | 1980-09-01 | 1982-03-17 | Toshiba Corp | Invertor controlling circuit |
-
1983
- 1983-04-28 JP JP58075114A patent/JPS59201683A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5746677A (en) * | 1980-09-01 | 1982-03-17 | Toshiba Corp | Invertor controlling circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177175A (ja) * | 1985-01-31 | 1986-08-08 | Sanken Electric Co Ltd | 正弦波パルス幅変調用デ−タ発生回路 |
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