JPS59204201A - 厚膜抵抗体アレイおよびその製造方法 - Google Patents
厚膜抵抗体アレイおよびその製造方法Info
- Publication number
- JPS59204201A JPS59204201A JP58079329A JP7932983A JPS59204201A JP S59204201 A JPS59204201 A JP S59204201A JP 58079329 A JP58079329 A JP 58079329A JP 7932983 A JP7932983 A JP 7932983A JP S59204201 A JPS59204201 A JP S59204201A
- Authority
- JP
- Japan
- Prior art keywords
- thick film
- layer
- film resistor
- substrate
- layer conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 18
- 239000004020 conductor Substances 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 23
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000005520 cutting process Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims 2
- 239000010410 layer Substances 0.000 description 45
- 239000000919 ceramic Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Landscapes
- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Non-Adjustable Resistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は厚膜抵抗体プレイならびにその製造方法に関す
るものであシ、特に抵抗体を高密度に配列することので
きる厚膜抵抗体プレイならびにその製造方法に関するも
のである。
るものであシ、特に抵抗体を高密度に配列することので
きる厚膜抵抗体プレイならびにその製造方法に関するも
のである。
（従来技術）
第１図は従来の厚膜抵抗体アレイの構成を説明する平面
図であるが、ｌはセラミック基板、２は電極、３は厚膜
抵抗体である。図示するようにセラミック基板ｌ上に厚
膜印刷法によシ、厚膜抵抗体３の両端２′、２′で電極
２，２が接続されるよう、セラミ、り基板１上に一重構
造で被着されて横方向に複数配列される構成であった。
図であるが、ｌはセラミック基板、２は電極、３は厚膜
抵抗体である。図示するようにセラミック基板ｌ上に厚
膜印刷法によシ、厚膜抵抗体３の両端２′、２′で電極
２，２が接続されるよう、セラミ、り基板１上に一重構
造で被着されて横方向に複数配列される構成であった。
しかるに厚膜印刷法によるこのような構成では、隣接の
導体間のピッチは、図上４に示さるものであるが、実現
できるのは０．２ Ｉｎｍ程度であって電子機器の小型
化等に伴ない厚膜、抵抗体アレイを更に高密度化するこ
とが困難であるという欠点があった。
導体間のピッチは、図上４に示さるものであるが、実現
できるのは０．２ Ｉｎｍ程度であって電子機器の小型
化等に伴ない厚膜、抵抗体アレイを更に高密度化するこ
とが困難であるという欠点があった。
（発明の目的）
本発明の目的はこの前記欠点を解決したものであって、
厚膜抵抗体の両電極を二層構造と々るように構成し各層
の電極よシ引出しするとともに配列を高密度化したこと
を特徴とする厚膜抵抗体ア゛レイならびにその製造方法
を得るようにしたものであシ、以下図面によシ詳細説明
する。
厚膜抵抗体の両電極を二層構造と々るように構成し各層
の電極よシ引出しするとともに配列を高密度化したこと
を特徴とする厚膜抵抗体ア゛レイならびにその製造方法
を得るようにしたものであシ、以下図面によシ詳細説明
する。
（発明の構成）
ＪＹ膜抵抗体とその電極を厚膜印刷法により基板上に形
成するようにして、基板上に設けた第１層導体と該第１
層導体のたて方向延長線上で基板上に設け／ζ絶縁層上
の第２層導体とを連結してなる第［厚膜抵抗体と、基板
上に設けた絶縁層上の第２層導体と該第２層導体のたて
方向延長線上で基板上に設けた第１層導体とを連結して
なる第２厚膜抵抗体とを、互に隣接して横方向に複数個
配列するように構成した厚膜抵抗体アレイおよび、第一
二［程から第五工程により製造されるその製造方法から
構成される。
成するようにして、基板上に設けた第１層導体と該第１
層導体のたて方向延長線上で基板上に設け／ζ絶縁層上
の第２層導体とを連結してなる第［厚膜抵抗体と、基板
上に設けた絶縁層上の第２層導体と該第２層導体のたて
方向延長線上で基板上に設けた第１層導体とを連結して
なる第２厚膜抵抗体とを、互に隣接して横方向に複数個
配列するように構成した厚膜抵抗体アレイおよび、第一
二［程から第五工程により製造されるその製造方法から
構成される。
（実施例）
第２図は本発明の１実施例の構成を説明する平面図であ
る。第３図は第２図のＡ −Ａ’の切断図である。第４
図は本発明の１実施例の製造方法の説明図である。
る。第３図は第２図のＡ −Ａ’の切断図である。第４
図は本発明の１実施例の製造方法の説明図である。
図において１１はセラミック基板、１２は第１層導体、
１３は絶縁層、１４は第２層導体、１５は厚膜抵抗体、
１６は第１厚膜抵抗体、ノアは第２厚膜抵抗体である。
１３は絶縁層、１４は第２層導体、１５は厚膜抵抗体、
１６は第１厚膜抵抗体、ノアは第２厚膜抵抗体である。
セラミ、り基板ｌノ」二に厚膜抵抗体１５の片側の電極
として第１層導体１２を、第４図の第一工程に示すよう
に、厚膜印刷法で千鳥状に形成した後、結晶化ガラスの
絶縁層１３を第二工程に示すように、厚膜印刷法により
、第１層導体Ｊ２上に一体的に形成する。この時第１層
導体１２の電極部分１２′は露出するようにする。つぎ
に、厚膜印刷法により、厚膜抵抗体１５の他の側の電極
として第１層導体１２のたて方向延長線上で第三工程に
示す如く、第１層導体１２に対応するように第２層導体
１４を絶縁層１３上に形成する。
として第１層導体１２を、第４図の第一工程に示すよう
に、厚膜印刷法で千鳥状に形成した後、結晶化ガラスの
絶縁層１３を第二工程に示すように、厚膜印刷法により
、第１層導体Ｊ２上に一体的に形成する。この時第１層
導体１２の電極部分１２′は露出するようにする。つぎ
に、厚膜印刷法により、厚膜抵抗体１５の他の側の電極
として第１層導体１２のたて方向延長線上で第三工程に
示す如く、第１層導体１２に対応するように第２層導体
１４を絶縁層１３上に形成する。
つぎに、第四工程に示す如く、厚膜抵抗体１５を、厚膜
印刷法によシ、第１層導体１２の電極部分と第２層導体
１４の電極部分に接続するように一体的に全面に被着さ
せる。
印刷法によシ、第１層導体１２の電極部分と第２層導体
１４の電極部分に接続するように一体的に全面に被着さ
せる。
つぎに、第五工程に示す如く、レーザー光もしくはグイ
シングツ−の切断方法によシ、一体的に全面に被着した
部分の厚膜抵抗体１５を個別の抵抗体に分離して、基板
上に設けた第１層導体１２、と該第１層導体１２のたて
方向延長線上で基板上に設けた絶縁層１３上の第２層導
体１３とを連結してなる第１厚膜抵抗体１６と、基板」
二に設けた絶縁層上の第２層導体と該へ）２層導体のた
て方向延長線上で基板上に設けた第１層導体とを連結し
てなる第２厚膜抵抗体１７とを、互に隣接して俵数個配
列しだ厚膜抵抗体アレイを製造することができた。
シングツ−の切断方法によシ、一体的に全面に被着した
部分の厚膜抵抗体１５を個別の抵抗体に分離して、基板
上に設けた第１層導体１２、と該第１層導体１２のたて
方向延長線上で基板上に設けた絶縁層１３上の第２層導
体１３とを連結してなる第１厚膜抵抗体１６と、基板」
二に設けた絶縁層上の第２層導体と該へ）２層導体のた
て方向延長線上で基板上に設けた第１層導体とを連結し
てなる第２厚膜抵抗体１７とを、互に隣接して俵数個配
列しだ厚膜抵抗体アレイを製造することができた。
なお上記の切断方法での各個別抵抗間の中心部１６での
切断幅はレーザー光、グイシングンー共に約２０μ？ｎ
程度であった。又抵抗値の調整を必要とする場合にはレ
ーザートリミング装置によりトリミングが可能である。
切断幅はレーザー光、グイシングンー共に約２０μ？ｎ
程度であった。又抵抗値の調整を必要とする場合にはレ
ーザートリミング装置によりトリミングが可能である。
かくして、本実施例においては以上の構成をとったので
第１図に示した従来の厚膜抵抗体アレイにおいては隣接
の導体間のピッチ４が０２％程度であったものが、本実
施例ではピッチ２ｏが０２％程度であるのでピッチ２１
は０１％程度の半分となり厚膜抵抗体アレイの高密度化
を達成することが可能となった。
第１図に示した従来の厚膜抵抗体アレイにおいては隣接
の導体間のピッチ４が０２％程度であったものが、本実
施例ではピッチ２ｏが０２％程度であるのでピッチ２１
は０１％程度の半分となり厚膜抵抗体アレイの高密度化
を達成することが可能となった。
（発明の効果）
以上詳細に説明したように厚膜抵抗体アレイの電極を２
層構造とすることにより、厚膜抵抗体のピッチを従来の
ものの半分程度に形成できるので、高密度の厚膜抵抗体
アレイが形成できるという効果がある。
層構造とすることにより、厚膜抵抗体のピッチを従来の
ものの半分程度に形成できるので、高密度の厚膜抵抗体
アレイが形成できるという効果がある。
壕だ電極の取り出し方も第１層導体を千鳥状配置に、第
２層導体を絶縁層上としたためどの厚膜抵抗体の電極も
片側は第１層導体、他の側は第２層導体となるので抵抗
値のバラツキを小さくできるという効果がある。
２層導体を絶縁層上としたためどの厚膜抵抗体の電極も
片側は第１層導体、他の側は第２層導体となるので抵抗
値のバラツキを小さくできるという効果がある。
また本発明は、厚膜抵抗体アレイの電極を２層構造とし
第１層導体を千鳥状配置に第２層導体を絶縁層上とした
ため高密度で抵抗値バラツキの小さい厚膜抵抗体アレイ
が形成できるので、チップ抵抗および厚膜ハイブリッド
ＩＣ等に利用することができるという効果がある。
第１層導体を千鳥状配置に第２層導体を絶縁層上とした
ため高密度で抵抗値バラツキの小さい厚膜抵抗体アレイ
が形成できるので、チップ抵抗および厚膜ハイブリッド
ＩＣ等に利用することができるという効果がある。
第１図は従来の厚膜抵抗体アレイの平面図、第２図は本
発明の１実施例の平面図、第３図は第２図のＡ −Ａ’
の切断図、第４図は本発明の１実施例の製造方法の説明
図である。 １、セラミ、り基板、２：電極、３：厚膜抵抗体、１１
：セラミ、り基板、１２．第１層導体、１３：絶縁層、
１４：第２層導体、ｌ ５： Ｉ！ｊ膜抵抗体、１６：
第１厚膜抵抗体、１７：第２厚膜抵抗体。 第１図 第２図 １１ 第３図
発明の１実施例の平面図、第３図は第２図のＡ −Ａ’
の切断図、第４図は本発明の１実施例の製造方法の説明
図である。 １、セラミ、り基板、２：電極、３：厚膜抵抗体、１１
：セラミ、り基板、１２．第１層導体、１３：絶縁層、
１４：第２層導体、ｌ ５： Ｉ！ｊ膜抵抗体、１６：
第１厚膜抵抗体、１７：第２厚膜抵抗体。 第１図 第２図 １１ 第３図
Claims (1)
- 【特許請求の範囲】 」、厚膜抵抗体とその電極を厚膜印刷法にょシ基板上に
形成するようにした厚膜抵抗体アレイにおいて、 基板上に設けた第１層導体と該第１層導体のたて方向延
長線上で基板上に設けた絶縁層上の第２層導体とを連結
してなる第１厚膜抵抗体と、基板上に設けた絶縁層上の
第２層導体と該第２層導体のたて方向延長線上で基板上
に設け／と第１層導体とを連結してなる第２厚膜抵抗体
とを、互に隣接して横方向に複数個配列するように構成
したことを特徴とする厚膜抵抗体アレイ。 ２、基板」二に厚ｊ摸抵抗体とその電極を厚膜印刷法に
よシ形成するようにした厚膜抵抗体アレイの製造方法に
おいて、複数個の第１層導体を基板上に所定の距離と同
一の間隔で千鳥状に隣接して配列するようにした第一工
程と、 つぎに、前記の複数個の第１層尋体の端部に露出部分を
設けるとともにその他の部分の上面に絶縁層を一体的に
被着するようにした第二工程と、つぎに、前記の複数個
の第１層導体の夫々のたて方向延長線上の所定の距離の
前記絶縁層上に第２層導体を設けるようにした第三工程
と、つぎに前記の複数個の第１層導体の端部と前記第２
層導体の端部とが連結されるよう厚膜抵抗体を一体的に
被着するようにした第四工程と、つぎにレーザー光もし
くはグイシングツ−による切断方法によシ前記厚膜抵抗
体を個別の抵抗体に分断１形成する第五工程とからなる
厚膜抵抗体アソイの製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58079329A JPS59204201A (ja) | 1983-05-09 | 1983-05-09 | 厚膜抵抗体アレイおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58079329A JPS59204201A (ja) | 1983-05-09 | 1983-05-09 | 厚膜抵抗体アレイおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59204201A true JPS59204201A (ja) | 1984-11-19 |
| JPH0430161B2 JPH0430161B2 (ja) | 1992-05-21 |
Family
ID=13686841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58079329A Granted JPS59204201A (ja) | 1983-05-09 | 1983-05-09 | 厚膜抵抗体アレイおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59204201A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453506A (en) * | 1987-08-25 | 1989-03-01 | Rohm Co Ltd | Manufacture of printed circuit |
-
1983
- 1983-05-09 JP JP58079329A patent/JPS59204201A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453506A (en) * | 1987-08-25 | 1989-03-01 | Rohm Co Ltd | Manufacture of printed circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430161B2 (ja) | 1992-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03257893A (ja) | 多層配線基板の製造方法 | |
| JPS59204201A (ja) | 厚膜抵抗体アレイおよびその製造方法 | |
| JPS6129276B2 (ja) | ||
| JPS625339B2 (ja) | ||
| JPS6390113A (ja) | 抵抗−コンデンサ複合部品 | |
| JPS6125219Y2 (ja) | ||
| JPS60177689A (ja) | 超伝導回路装置 | |
| JPS62142660A (ja) | 感熱記録用ヘツドのワイヤボンデイング接続方法 | |
| JPS6225858Y2 (ja) | ||
| JPS633478B2 (ja) | ||
| JPS62169301A (ja) | 厚膜抵抗体の温度係数調整方法 | |
| JPS5991072A (ja) | サ−マルヘツド | |
| JPH0719778B2 (ja) | 半導体集積回路装置 | |
| JPS6070754A (ja) | 混成集積回路の製造方法 | |
| JPS62178360A (ja) | サ−マルヘツド | |
| JPH05275238A (ja) | チップインダクタ及びその製造方法 | |
| JPS60172555A (ja) | サ−マルヘツド | |
| JPS63281499A (ja) | 多層配線基板 | |
| JPS599059A (ja) | 静電記録用ヘツド組立体 | |
| JPS60150685A (ja) | ほうろう基板印刷配線板 | |
| JPS60172554A (ja) | サ−マルヘツド | |
| JPS59140768A (ja) | 二次元電荷像読取り装置の製造方法 | |
| JPS60225413A (ja) | インダクタンス素子の製造方法 | |
| JPS5832440A (ja) | 混成集積回路装置 | |
| JPS6292108A (ja) | 薄膜磁気ヘツド |