JPS598415A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPS598415A JPS598415A JP57117224A JP11722482A JPS598415A JP S598415 A JPS598415 A JP S598415A JP 57117224 A JP57117224 A JP 57117224A JP 11722482 A JP11722482 A JP 11722482A JP S598415 A JPS598415 A JP S598415A
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- JP
- Japan
- Prior art keywords
- current
- output
- transistor
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3066—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the collectors of complementary power transistors being connected to the output
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、低消費電力志向の増幅回路に係勺、特に音
響機器に使用して好適するものに関する。
響機器に使用して好適するものに関する。
周知のように、例えば音響機器等に使用される増幅回路
は、第１図に示すように構成されている。すなわち、信
号源１１からの出力信号は、トランジスタＱｌ−Ｑ２
よりなる差動回路１２に供給され、トランジスタＱ３及
びダイオードＤＩ よシなるカレントミラー回路１３で
折ル返されて、ダイオードＤ２を介してトランジスタＱ
４を駆動する。このトラ、ンジスタＱ４は、定電流源１
４からの出力電流を分流して、出力端子１５に上記信号
源１ノからの出力電流に対応した増幅出力電流を導出さ
せるように作用するものであり、この増幅回路はＮ級増
幅動作を行なうようになるものである。
は、第１図に示すように構成されている。すなわち、信
号源１１からの出力信号は、トランジスタＱｌ−Ｑ２
よりなる差動回路１２に供給され、トランジスタＱ３及
びダイオードＤＩ よシなるカレントミラー回路１３で
折ル返されて、ダイオードＤ２を介してトランジスタＱ
４を駆動する。このトラ、ンジスタＱ４は、定電流源１
４からの出力電流を分流して、出力端子１５に上記信号
源１ノからの出力電流に対応した増幅出力電流を導出さ
せるように作用するものであり、この増幅回路はＮ級増
幅動作を行なうようになるものである。
ところが、第１図に示すような従来の増幅回゛路では、
出力端子１５から導出される出力電流の最大値は、定電
流源１４からの出力電流で決定されてしまうため不便な
点が多いものである。
出力端子１５から導出される出力電流の最大値は、定電
流源１４からの出力電流で決定されてしまうため不便な
点が多いものである。
また、出力端子１５に接続される負荷抵抗（図示せず）
の値が小さい場合、該負荷抵抗をドライブするためには
、定電流源１４を大電流出力用のものにしなければなら
ず、無信号時に無駄な電流が多く流れるという問題があ
る。
の値が小さい場合、該負荷抵抗をドライブするためには
、定電流源１４を大電流出力用のものにしなければなら
ず、無信号時に無駄な電流が多く流れるという問題があ
る。
一方、第２図に示す回路に、トランジスタＱ ５ ＊
Ｑ ｓ よりなるＢ級出力回路１６を付加したもので
無信号時の電流を比較的少なくすることができるが、
トランジスタＱｓ、＋Ｑｓのエミッターペース間電圧ｖ
！１．のために出力電圧の振幅が制限されるという問題
がある。そし−て、この問題は特に電源電圧子Ｂが低い
とき深刻なものとなる。また、上記トランジスタＱ５＋
Ｑ６のｖＢＥによる悪影響のうち、トランジスタＱ６の
Ｖ□による影響は、ブートストラップ回路を用いること
によシ取シ除くことができるが、トランジスタＱ６のＶ
Ｂ、による影響は、トランジスタＱｓ としてＮＰＮ形
のものを用い、かつコレクタから出力を導出するような
構成としなければ取シ除くことができないので、回路設
計上の自由度がせばめられるという問題もある。さらに
、上記のようにしてトランジスタＱＢ＋ＱｓのｖＢＫに
よる悪影響を取り除いたとしても、トランジスタＱｓ
、Ｑ＠の無信号特電流を設定することが非常に困難に
なるという不都合もある。
Ｑ ｓ よりなるＢ級出力回路１６を付加したもので
無信号時の電流を比較的少なくすることができるが、
トランジスタＱｓ、＋Ｑｓのエミッターペース間電圧ｖ
！１．のために出力電圧の振幅が制限されるという問題
がある。そし−て、この問題は特に電源電圧子Ｂが低い
とき深刻なものとなる。また、上記トランジスタＱ５＋
Ｑ６のｖＢＥによる悪影響のうち、トランジスタＱ６の
Ｖ□による影響は、ブートストラップ回路を用いること
によシ取シ除くことができるが、トランジスタＱ６のＶ
Ｂ、による影響は、トランジスタＱｓ としてＮＰＮ形
のものを用い、かつコレクタから出力を導出するような
構成としなければ取シ除くことができないので、回路設
計上の自由度がせばめられるという問題もある。さらに
、上記のようにしてトランジスタＱＢ＋ＱｓのｖＢＫに
よる悪影響を取り除いたとしても、トランジスタＱｓ
、Ｑ＠の無信号特電流を設定することが非常に困難に
なるという不都合もある。
この発明は上記事情を考慮してなされたもので、少ない
無信号電流で大出力電流を取り出すことができ、低消費
電力で集積回路ＩＣ化して好適する極めて良好な増幅回
路を提供することを目的とする。
無信号電流で大出力電流を取り出すことができ、低消費
電力で集積回路ＩＣ化して好適する極めて良好な増幅回
路を提供することを目的とする。
すなわち、この発明は、それぞれ入力信号の一方及び他
方の極性に対応した出力電流を発生する差動回路構成と
なされた第１及び第２のトランジスタと、出力端に電流
を供給する定電流供給回路と、この定電流供給回路から
の中力電流を前記第１のトランジスタの出力電流に応じ
て分流し前記出力端に導出される電流を揃記入力信号の
一方の極性に対応させる第３のトランジスタと、前記第
２のトランジスタの出力電流が所定値を越えたとき駆動
される第４のトランジスタと、この第４のトランジスタ
が駆動された状態で前記定電流供給回路の出力電流に加
算する電流を生成し前記出力端に導出される電流を前記
入力信号の他方の極性に対応させる第５のトランジスタ
とを具備してなることを特徴とするものである。
方の極性に対応した出力電流を発生する差動回路構成と
なされた第１及び第２のトランジスタと、出力端に電流
を供給する定電流供給回路と、この定電流供給回路から
の中力電流を前記第１のトランジスタの出力電流に応じ
て分流し前記出力端に導出される電流を揃記入力信号の
一方の極性に対応させる第３のトランジスタと、前記第
２のトランジスタの出力電流が所定値を越えたとき駆動
される第４のトランジスタと、この第４のトランジスタ
が駆動された状態で前記定電流供給回路の出力電流に加
算する電流を生成し前記出力端に導出される電流を前記
入力信号の他方の極性に対応させる第５のトランジスタ
とを具備してなることを特徴とするものである。
以下、この発明の一実施例について図面を参照して詳細
に説明する。すなわち、第３図において、２ノは信号源
で、その一端はＮＰＮ形のトランジスタＱｌｌのペース
に接続されている。この信号源２１の他端は図示極性に
定電圧源２２を介して接地されている。そして上記トラ
ンジスタＱｌｌのエミ、りは、他のＮＰＮ形のトランジ
スタＱ１２ のエミッタと共通接続されており、その
エミッタ共通接続点は、定電流源２３を介して接地され
ている。寸だ、上記トランジスタＱ目＋Ｑ１２の各コレ
クタは、それぞれ図示極性にダイオードＱ１１１Ｑ＋２
を介して、共に直流電圧子Ｂの印加された電源端子２４
に接続されている。さらに、上記トランジスタＱ１□
のベースは、抵抗Ｒ１１及びコンデンサＣＩ＋ を直
列に介して接地されている。
に説明する。すなわち、第３図において、２ノは信号源
で、その一端はＮＰＮ形のトランジスタＱｌｌのペース
に接続されている。この信号源２１の他端は図示極性に
定電圧源２２を介して接地されている。そして上記トラ
ンジスタＱｌｌのエミ、りは、他のＮＰＮ形のトランジ
スタＱ１２ のエミッタと共通接続されており、その
エミッタ共通接続点は、定電流源２３を介して接地され
ている。寸だ、上記トランジスタＱ目＋Ｑ１２の各コレ
クタは、それぞれ図示極性にダイオードＱ１１１Ｑ＋２
を介して、共に直流電圧子Ｂの印加された電源端子２４
に接続されている。さらに、上記トランジスタＱ１□
のベースは、抵抗Ｒ１１及びコンデンサＣＩ＋ を直
列に介して接地されている。
ここで、」二記トランノスタＱｌｌ のコレクタとダ
イオードＤ１□ との接続点は、ＰＮＰ形のトラン・ク
スタＱ１３のベースに接続されている。このトランジス
タＱ１ｇのエミッタは上記電源端子２４に接続され、コ
レクタは図示極性にダイオードＤ１． を介して接地
されている。また、上記トランジスタＱｌｚ のコレ
クタとダイオード９Ｉ）ｔｚとの接続点は、ＰＮＰ形の
トランジスタＱ１４のペースに接続されている。このト
ランジスタＱ１４のエミッタは、上記電源端子２４に接
続され、コレクタはＮＰＮ形のトランジスタＱ１ｓのコ
レクタに接続されている。さらに、上記トランジスタＱ
＋ｓのエミッタは接地さし、ペースは上記トランジスタ
Ｑ１ａのコレクタとダイオードＩ）ｔｓ との接続点
に接続されている。
イオードＤ１□ との接続点は、ＰＮＰ形のトラン・ク
スタＱ１３のベースに接続されている。このトランジス
タＱ１ｇのエミッタは上記電源端子２４に接続され、コ
レクタは図示極性にダイオードＤ１． を介して接地
されている。また、上記トランジスタＱｌｚ のコレ
クタとダイオード９Ｉ）ｔｚとの接続点は、ＰＮＰ形の
トランジスタＱ１４のペースに接続されている。このト
ランジスタＱ１４のエミッタは、上記電源端子２４に接
続され、コレクタはＮＰＮ形のトランジスタＱ１ｓのコ
レクタに接続されている。さらに、上記トランジスタＱ
＋ｓのエミッタは接地さし、ペースは上記トランジスタ
Ｑ１ａのコレクタとダイオードＩ）ｔｓ との接続点
に接続されている。
そして、上記トランジスタＱＩＩＩＱ目よりなる回路が
差動回路２５を構成し、上記トランジスタＱ１３ 及び
ダイオードＤ１□ 、トランジスタＱ１４及びダイオー
ドＤｉｍｓ）ランジスタＱ１５及びダイオードＤＩ３
よりなる回路が、それぞれカレントミラー回路２６乃至
２８を構成するものである。
差動回路２５を構成し、上記トランジスタＱ１３ 及び
ダイオードＤ１□ 、トランジスタＱ１４及びダイオー
ドＤｉｍｓ）ランジスタＱ１５及びダイオードＤＩ３
よりなる回路が、それぞれカレントミラー回路２６乃至
２８を構成するものである。
壕だ、上記トランジスタＱ１４ ｐＱ＋ｓのコレクタ
共通接続点は、ＮＰＮ形のトランジスタＱｌ ６のエミ
ッタに接続されるとともに、図示極性にダイオードＤ１
４ を介してＮＰＮ形のトランジスタＱ１７のペースに
接続されている。そして、上記トランジスタＱ１６のペ
ースは、定電流源２９を介して上記電源端子２４に接続
されるとともに、図示極性にダイオードＤｌｌｉｐＤｌ
Ｉを直列に介して接地されている。また、上記トランジ
スタＱ１６のコレクタは、ＰＮＰ形のトランジスタＱ目
のペースに接続されている。このトランジスタＱｌｓの
エミッタは、上記電源端子２４に接続され、コレクタは
上記トランジスタＱ１７のコレクタに接続されている。
共通接続点は、ＮＰＮ形のトランジスタＱｌ ６のエミ
ッタに接続されるとともに、図示極性にダイオードＤ１
４ を介してＮＰＮ形のトランジスタＱ１７のペースに
接続されている。そして、上記トランジスタＱ１６のペ
ースは、定電流源２９を介して上記電源端子２４に接続
されるとともに、図示極性にダイオードＤｌｌｉｐＤｌ
Ｉを直列に介して接地されている。また、上記トランジ
スタＱ１６のコレクタは、ＰＮＰ形のトランジスタＱ目
のペースに接続されている。このトランジスタＱｌｓの
エミッタは、上記電源端子２４に接続され、コレクタは
上記トランジスタＱ１７のコレクタに接続されている。
まだ、トランジスタＱｉｙのエミ、りは接地されている
。
。
ここで、上記トランジスタＱｔｔ＋Ｑｔｓのコレクタ共
通接続点は、定電流源３０を介して上記電源端子２４に
接続されるとともに、抵抗Ｒ１，２を介して上記トラン
ジスタＱ１２のペースと抵抗Ｒ１１との接続点に接続さ
れ、かつ出力端子３１に接続されている。この出力端子
３１は、コンデンサＣ１２及び負荷抵抗ＲＬを直列に介
して接地されている。
通接続点は、定電流源３０を介して上記電源端子２４に
接続されるとともに、抵抗Ｒ１，２を介して上記トラン
ジスタＱ１２のペースと抵抗Ｒ１１との接続点に接続さ
れ、かつ出力端子３１に接続されている。この出力端子
３１は、コンデンサＣ１２及び負荷抵抗ＲＬを直列に介
して接地されている。
そして、上記ダイオードＤ１５ 、Ｄ１６及び定電流
源２９によシなる回路が、トランジスタＱ１６にバイア
スを与える定電圧回路３２を構成するものである。
源２９によシなる回路が、トランジスタＱ１６にバイア
スを与える定電圧回路３２を構成するものである。
上記のような構成となされた増幅回路において、以下そ
の動作を説明する。１ず、信号源２ノからの出力信号が
小信号である場合について説明すると、信号源２１から
の出力信号は、差動回路２５に供給され、カレントミラ
ー回路２６乃至２８を介して差電流が取シ出されて、ダ
イオードＤ１４を介してトランジスタＱ１７のペースに
供給される。このとき、トランジスタＱ１６は、そのエ
ミッタ電位が約２■ｏで、ペース電位も定電圧回路３２
によって２ ＶＩｅＢに設定されているのでオフ状態と
なされている。このため、トランジスタＱｌ？は先に第
１図で示したトランジスタＱ４と同様に、信号源２ノか
らの出力信号に対応して駆動され、定電流源３０からの
出力電流を分流し、出力端子３１に信号源２１からの出
力信号に対応した増幅出力電流が導出され、Ａ級増幅動
作が行なわれる。
の動作を説明する。１ず、信号源２ノからの出力信号が
小信号である場合について説明すると、信号源２１から
の出力信号は、差動回路２５に供給され、カレントミラ
ー回路２６乃至２８を介して差電流が取シ出されて、ダ
イオードＤ１４を介してトランジスタＱ１７のペースに
供給される。このとき、トランジスタＱ１６は、そのエ
ミッタ電位が約２■ｏで、ペース電位も定電圧回路３２
によって２ ＶＩｅＢに設定されているのでオフ状態と
なされている。このため、トランジスタＱｌ？は先に第
１図で示したトランジスタＱ４と同様に、信号源２ノか
らの出力信号に対応して駆動され、定電流源３０からの
出力電流を分流し、出力端子３１に信号源２１からの出
力信号に対応した増幅出力電流が導出され、Ａ級増幅動
作が行なわれる。
ここで、上記信号源２１からの出力信号が正極側に大信
号となったとすると、トランジスタＱ１１８のエミ、り
電位が下がシ、トランジスタＱ１７がオフ状態に々シ、
これに代わってトランジスタＱ１６がペース接地増幅器
として駆動される。このため、トランジスタＱ＋８
が駆・動され、そのコレクタ電流が定電流源３０からの
出力電流に加算されて出力端子に導出され、ここに定電
流源３０の出力電流よりも大きな直流が得られるように
なるものである。
号となったとすると、トランジスタＱ１１８のエミ、り
電位が下がシ、トランジスタＱ１７がオフ状態に々シ、
これに代わってトランジスタＱ１６がペース接地増幅器
として駆動される。このため、トランジスタＱ＋８
が駆・動され、そのコレクタ電流が定電流源３０からの
出力電流に加算されて出力端子に導出され、ここに定電
流源３０の出力電流よりも大きな直流が得られるように
なるものである。
したがって、上記実施例のような構成によれば、定電流
源３０の出力電流を大きくすることなく信号源２ノの出
力が大信号時には大電流出力が得られるので、無信号時
まだは小信号時に流す電流が少なくて済み低消費電力化
に寄与し得るとともに、集積回路ＩＣ化に好適するもの
である。また、無信号時電流も正確に設定することがで
きる。さらに、出力電流のひずみも少さくすることがで
きるものである。
源３０の出力電流を大きくすることなく信号源２ノの出
力が大信号時には大電流出力が得られるので、無信号時
まだは小信号時に流す電流が少なくて済み低消費電力化
に寄与し得るとともに、集積回路ＩＣ化に好適するもの
である。また、無信号時電流も正確に設定することがで
きる。さらに、出力電流のひずみも少さくすることがで
きるものである。
ここで、第４図は上記実施例の変形例を示すもので、第
３図に示したトランジスタＱ１６ 。
３図に示したトランジスタＱ１６ 。
Ｑｌｙ ｐＱｓｓの極性を反転させ、かつダイオ−２
０口に代えてトランジスタＱｌｔをＰＮＰ形のトランジ
スタＱｌ書 でドライブするようにしたものである。ま
だ、トランジスタＱ、１１ ＦＱＩＩの極性も反転さ
せることができることはもちろんである。
０口に代えてトランジスタＱｌｔをＰＮＰ形のトランジ
スタＱｌ書 でドライブするようにしたものである。ま
だ、トランジスタＱ、１１ ＦＱＩＩの極性も反転さ
せることができることはもちろんである。
次に、第５図はこの発明の第２の実施例を示すものであ
る。すなわち、第３図及び第４図と同一部分には同一信
号を符して説明すると、トランジスタＱ１８の出力電流
でＰＮＰ形のトランジスタＱ２゜を駆動させて、さらに
大電流出力を取シ出せるようにしだものである。この場
合、トランジスタＱ２０のペース−エミッタ間電圧によ
る電圧損失を補償するために、コンデンサＣ１３及び抵
抗Ｒ１４よシなるブートストラップ回路３３を設け、ト
ランジスタＱｓｓのエミッタ電圧が、電源端子２４の電
圧子Ｂよシも高くなるようにしているものである。
る。すなわち、第３図及び第４図と同一部分には同一信
号を符して説明すると、トランジスタＱ１８の出力電流
でＰＮＰ形のトランジスタＱ２゜を駆動させて、さらに
大電流出力を取シ出せるようにしだものである。この場
合、トランジスタＱ２０のペース−エミッタ間電圧によ
る電圧損失を補償するために、コンデンサＣ１３及び抵
抗Ｒ１４よシなるブートストラップ回路３３を設け、ト
ランジスタＱｓｓのエミッタ電圧が、電源端子２４の電
圧子Ｂよシも高くなるようにしているものである。
また、上記第２の実施例において、第６図に示すように
、トランジスタＱ１ｇ＋Ｑｔ＊をそれぞれコレクタ対エ
ミッタの面積比が１：ｎとし、ダイオードＤ１７ｅＤ１
ｇを加えてカレントミラー構成とすることにより、出力
電流の正側半サイクルと負側半サイクルとのゲインを等
しくし、ひずみをよシ小さくすることができる。
、トランジスタＱ１ｇ＋Ｑｔ＊をそれぞれコレクタ対エ
ミッタの面積比が１：ｎとし、ダイオードＤ１７ｅＤ１
ｇを加えてカレントミラー構成とすることにより、出力
電流の正側半サイクルと負側半サイクルとのゲインを等
しくし、ひずみをよシ小さくすることができる。
ここで、上記第３図乃至第６図に示した実施例において
、定電流源３０からの出力電流は「０」にしてもよい（
つまり定電流源３０はなくてもよい）ものである。この
場合無信号時の出力電流はトランジスタｑｓｚのペース
電流のみとなる。
、定電流源３０からの出力電流は「０」にしてもよい（
つまり定電流源３０はなくてもよい）ものである。この
場合無信号時の出力電流はトランジスタｑｓｚのペース
電流のみとなる。
なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
したがって、以上詳述したようにこの発明によれば、少
ない無信号電流で大出力電流を取り出すことができ、低
消費電力で集積回路ＩＣ化に好適する極めて良好な増幅
回路を提供することができる・
ない無信号電流で大出力電流を取り出すことができ、低
消費電力で集積回路ＩＣ化に好適する極めて良好な増幅
回路を提供することができる・
第１図及び第２図はそれぞれ従来の増幅回路を示す回路
構成図、第３図はこの発明に係る増幅回路の第１の実施
例を示す回路構成図、第４図は同第１の実施例を示す回
路構成図、第５図はこの発明の第２の実施例を示す回路
構成図、第６図は同第２の実施例の変形例を示す回路構
成図である。 １ノ・・・信号源、１２・・・差動回路、１３・・・カ
レントミラー回路、１４・・・定電流源、１５・・・出
力端子、１６・・・Ｂ級出力回路、２１・・・信号源、
２２・・・定電圧源、２３・・・定電流源、２４・・・
電源端子、２５．・・差動回路、２６乃至２８・・・カ
レントミラー回路、２ｙ、ｓｏ・・・定電流源、３１・
・・出力端子、３２・・・定電圧回路、３３・・・ブー
トストラップ回路。 出願人代理人 弁理士 鈴 江 武 彦第２図 第３図
構成図、第３図はこの発明に係る増幅回路の第１の実施
例を示す回路構成図、第４図は同第１の実施例を示す回
路構成図、第５図はこの発明の第２の実施例を示す回路
構成図、第６図は同第２の実施例の変形例を示す回路構
成図である。 １ノ・・・信号源、１２・・・差動回路、１３・・・カ
レントミラー回路、１４・・・定電流源、１５・・・出
力端子、１６・・・Ｂ級出力回路、２１・・・信号源、
２２・・・定電圧源、２３・・・定電流源、２４・・・
電源端子、２５．・・差動回路、２６乃至２８・・・カ
レントミラー回路、２ｙ、ｓｏ・・・定電流源、３１・
・・出力端子、３２・・・定電圧回路、３３・・・ブー
トストラップ回路。 出願人代理人 弁理士 鈴 江 武 彦第２図 第３図
Claims (1)
- それぞれ入力信号の一方及び他方の極性に対応した出力
電流を発生する差動回路構成となされた第１及び第２の
トランジスタと、出力端に電流を供給する定電流供給回
路と、この定電流供給回路からの出力電流を前記第１の
トランジスタの出力電流に応じて分流し前記出力端に導
出される直流を前記入力信号の一方の極性に対応させる
第３のトランジスタと、前記第２のトランジスタの出力
電流が所定値を越えたとき駆動される第４のトランジス
タと、この第４のトランジスタが駆動された状態で前記
定電流供給回路の出力電流に加算する電流を生成し前記
出力端に導出される電流を前記入力信号の他方の極性に
対応させる第５のトランジスタを具備してなることを特
徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117224A JPS598415A (ja) | 1982-07-06 | 1982-07-06 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117224A JPS598415A (ja) | 1982-07-06 | 1982-07-06 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598415A true JPS598415A (ja) | 1984-01-17 |
Family
ID=14706459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57117224A Pending JPS598415A (ja) | 1982-07-06 | 1982-07-06 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598415A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237205A (ja) * | 1988-12-10 | 1990-09-19 | Motorola Inc | プッシュプル出力段を含む増幅器回路 |
-
1982
- 1982-07-06 JP JP57117224A patent/JPS598415A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237205A (ja) * | 1988-12-10 | 1990-09-19 | Motorola Inc | プッシュプル出力段を含む増幅器回路 |
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