JPS59938A - 集積回路のゲ−ト・アレイのための基本セル - Google Patents
集積回路のゲ−ト・アレイのための基本セルInfo
- Publication number
- JPS59938A JPS59938A JP58058808A JP5880883A JPS59938A JP S59938 A JPS59938 A JP S59938A JP 58058808 A JP58058808 A JP 58058808A JP 5880883 A JP5880883 A JP 5880883A JP S59938 A JPS59938 A JP S59938A
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- JP
- Japan
- Prior art keywords
- cell
- gate
- metal power
- type
- contacts
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/923—Active solid-state devices, e.g. transistors, solid-state diodes with means to optimize electrical conductor current carrying capacity, e.g. particular conductor aspect ratio
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
論理ゲートの配列（以下ゲート・アレイという）に関し
、特にゲート・アレイの基本セルに関する。
、特にゲート・アレイの基本セルに関する。
（従来技術）
ＩＣゲート・アレイを生産する場合、主目標は設計およ
び製作費用の最小化、回路の占有空間の最小化（つまり
所与の空間の面積当りのゲート密度）および消費電力の
最小化であり、これ等の目標はまた高い信頼性を有する
回路によって達成されなければならない。
び製作費用の最小化、回路の占有空間の最小化（つまり
所与の空間の面積当りのゲート密度）および消費電力の
最小化であり、これ等の目標はまた高い信頼性を有する
回路によって達成されなければならない。
費用を最小化する技法として、最後の金属配線の段階の
みを特別にするという原則を用いている。
みを特別にするという原則を用いている。
すなわち、最後の段階を除く全製作段階は、回路の機能
に無関係に常に同じであり、最後の段階において回路に
異なる機能を付与するのである。このような技法を適用
すると、回路は複数の同じ基本セルの組合わせとして得
られ、それは最後の段階で適当に相互接続されたもので
ある。従ってセルは最小の表面積でなければならず、他
のセルとの接続が容易でなければならない上に、複雑な
機能を行うことのできる論理アレイ、特に動的（ダイナ
ミック）論理アレイ（例えば、記憶素子として容量素子
を使用するアレイ）を作るのに適していなければならな
い。
に無関係に常に同じであり、最後の段階において回路に
異なる機能を付与するのである。このような技法を適用
すると、回路は複数の同じ基本セルの組合わせとして得
られ、それは最後の段階で適当に相互接続されたもので
ある。従ってセルは最小の表面積でなければならず、他
のセルとの接続が容易でなければならない上に、複雑な
機能を行うことのできる論理アレイ、特に動的（ダイナ
ミック）論理アレイ（例えば、記憶素子として容量素子
を使用するアレイ）を作るのに適していなければならな
い。
例えば、１９１０年７月３日のエレクトロニクス誌上の
クレーガ（ Ｊ．Ｈ．Ｋｒｏｅｇｅｒ ）とトーズン（
０．Ｎ．Ｔｏｚｅｎ）による論文［計算機による設計
によって半極チツプが標準スライスに抵抗できる（ Ｏ
ＡＤ ｐｉｔｓ ｓｅｍｉｃｕｓｔｏｍ ｃｈｉｐｓ
ａｇａｉｎｓｔ ｓｔａｎｄａｒｄｓｌｉｃｅｓ） Ｊ
には、６箇のトランジスタおよび２本１の金属電源線上
を通る１つのポリシリコン通路を含むセルが記載されて
いる。このセルは多くの欠点を有する。即ちｔ箇のトラ
ンジスタは比較的広い表面を要し、わずかコまたはり簡
のトランジスタで済むような簡単な機能のためには余分
であり、入出力接点は簡単な機能のためには多過ぎ、ま
たセル内部でトランジスタ・ゲートを接続できず、ダイ
ナミック機能を実行できない。
クレーガ（ Ｊ．Ｈ．Ｋｒｏｅｇｅｒ ）とトーズン（
０．Ｎ．Ｔｏｚｅｎ）による論文［計算機による設計
によって半極チツプが標準スライスに抵抗できる（ Ｏ
ＡＤ ｐｉｔｓ ｓｅｍｉｃｕｓｔｏｍ ｃｈｉｐｓ
ａｇａｉｎｓｔ ｓｔａｎｄａｒｄｓｌｉｃｅｓ） Ｊ
には、６箇のトランジスタおよび２本１の金属電源線上
を通る１つのポリシリコン通路を含むセルが記載されて
いる。このセルは多くの欠点を有する。即ちｔ箇のトラ
ンジスタは比較的広い表面を要し、わずかコまたはり簡
のトランジスタで済むような簡単な機能のためには余分
であり、入出力接点は簡単な機能のためには多過ぎ、ま
たセル内部でトランジスタ・ゲートを接続できず、ダイ
ナミック機能を実行できない。
６箇のトランジスタによるサイズ過大の問題は、わずか
ｊ箇のトランジスタを有するセルを基本とする商用の論
理アレイにおいては除去される。しかしその論理アレイ
にしても、ダイナミック機能を行わせることができない
し、セルの大きさができ得る限り最小にならないから、
セル内部においてトランジスタ・ゲートと対応する接点
を有しない。その上に、このセルはポリシリコンの通路
を提供しないから、金属電源線に関して反対側に位置す
る素子を接続することができない。
ｊ箇のトランジスタを有するセルを基本とする商用の論
理アレイにおいては除去される。しかしその論理アレイ
にしても、ダイナミック機能を行わせることができない
し、セルの大きさができ得る限り最小にならないから、
セル内部においてトランジスタ・ゲートと対応する接点
を有しない。その上に、このセルはポリシリコンの通路
を提供しないから、金属電源線に関して反対側に位置す
る素子を接続することができない。
（目 的）
これ等の問題は、本発明のびトランジスタ・セルによれ
ば解決される。本発明によるセルにおいては、セルの表
面を最小化するように接点が配列されており、また金属
電源線に関して反対側に位置する素子を接続することが
できる。
ば解決される。本発明によるセルにおいては、セルの表
面を最小化するように接点が配列されており、また金属
電源線に関して反対側に位置する素子を接続することが
できる。
（構 成）
本発明の目的は特に、つぎの構成の１０ゲート・アレイ
のための基本セルを提供することである。
のための基本セルを提供することである。
すなわち、チャンネルの／端に置かれた電極の７つを同
型のトランジスタが共有するように配置された２つのＰ
型のＦＥＴ（電界効果トランジスタ）と２つのＮ型ＦＥ
Ｔを含む基本セルであって、セルの中心点に関して対称
なＰ型トランジスタのゲートとＮ型ト・ランジスタのゲ
ートが、２本の金属電源線を横断する第１のポリシリコ
ン通路に接続されており、上記の金属電源線はまたその
電源線によって設定される帯域の反対側同志に位置する
面域を結合する第２のポリシリコン通路によって横断さ
れていることを特徴とする基本セルである。
型のトランジスタが共有するように配置された２つのＰ
型のＦＥＴ（電界効果トランジスタ）と２つのＮ型ＦＥ
Ｔを含む基本セルであって、セルの中心点に関して対称
なＰ型トランジスタのゲートとＮ型ト・ランジスタのゲ
ートが、２本の金属電源線を横断する第１のポリシリコ
ン通路に接続されており、上記の金属電源線はまたその
電源線によって設定される帯域の反対側同志に位置する
面域を結合する第２のポリシリコン通路によって横断さ
れていることを特徴とする基本セルである。
（実施例）
第１図において、本発明によるセルはＴ／。
Ｔ、２．Ｔ、？、Ｔ４／のｔつのＦＩＴより 成り、Ｔ
Ｔ／、Ｔ２はＰ型で、ＴＪ、ＴグはＮ型である。
Ｔ／、Ｔ２はＰ型で、ＴＪ、ＴグはＮ型である。
同型のトランジスタはソースあるいはドレインを共有す
るように作られている。以下の説明においては、ドレイ
ンが共通電極であるとし、それ等の接点をＴ１．Ｉ＃に
つぃてはＡで、Ｔ３ 、 ＴｌについてはＢでそれぞれ
示す。Ｆ、Ｇ、Ｈ，Ｉはｔつのトランジスタのそれぞれ
のソースの接点ヲ示す。セルの中心点に関して対称なＰ
型トランジスタおよびＮ型トランジスタ（例えばＴ、２
、Ｔ３）のゲートはポリシリコン通路ｌ（点線）によ
って接続されており、ポリシリコン通路は２本の金属電
源１１ＪＶｓｓ、 Ｖｄｄ （太ｍ＞を横切っている
。
るように作られている。以下の説明においては、ドレイ
ンが共通電極であるとし、それ等の接点をＴ１．Ｉ＃に
つぃてはＡで、Ｔ３ 、 ＴｌについてはＢでそれぞれ
示す。Ｆ、Ｇ、Ｈ，Ｉはｔつのトランジスタのそれぞれ
のソースの接点ヲ示す。セルの中心点に関して対称なＰ
型トランジスタおよびＮ型トランジスタ（例えばＴ、２
、Ｔ３）のゲートはポリシリコン通路ｌ（点線）によ
って接続されており、ポリシリコン通路は２本の金属電
源１１ＪＶｓｓ、 Ｖｄｄ （太ｍ＞を横切っている
。
ゲートに対応する接点は０，０’で示される。ＤＥｉ；
ｔＴ／およびＴＩＩのゲートの接点を表わし、それ等は
Ｃとは違ってそれぞれ独立である。
ｔＴ／およびＴＩＩのゲートの接点を表わし、それ等は
Ｃとは違ってそれぞれ独立である。
第２のポリシリコン通路２が２本の金属電源線を横断し
ており、それによって電源線の両側に位置する素子の接
続ができるようになっている。更にポリシリコン通路３
およびｔが、金属電源線によって設定される帯域の外部
に位置するＴ／、ＴＩＩのゲートの接点り、Ｅを上記帯
域内側に位置する接点Ｄ’、Ｗに接続する。
ており、それによって電源線の両側に位置する素子の接
続ができるようになっている。更にポリシリコン通路３
およびｔが、金属電源線によって設定される帯域の外部
に位置するＴ／、ＴＩＩのゲートの接点り、Ｅを上記帯
域内側に位置する接点Ｄ’、Ｗに接続する。
最後にＭ、Ｎは電源線の接点を示す。
第２図は、第１図において既述の素子の他に、トランジ
スタのソースおよびドレンが得られる活性域（アクチブ
・エリア）ｊおよび乙ならびにＮ型トランジスタを作る
のに必要なＰ型井戸（ウェル）とＮ型拡散のためのマス
ク７およびざを示す。
スタのソースおよびドレンが得られる活性域（アクチブ
・エリア）ｊおよび乙ならびにＮ型トランジスタを作る
のに必要なＰ型井戸（ウェル）とＮ型拡散のためのマス
ク７およびざを示す。
第２図において、金属電源線によって設定される帯域の
外部に、入出力接点Ｆ、Ｄ、Ｏ，ＧおよびＨ，Ｏ’、Ｅ
、Ｉが金属電源線と平行に整列していることに注目され
たい。これは人出力域をできるだけ小さくしてセルの大
きさを減小する要因の７つである。
外部に、入出力接点Ｆ、Ｄ、Ｏ，ＧおよびＨ，Ｏ’、Ｅ
、Ｉが金属電源線と平行に整列していることに注目され
たい。これは人出力域をできるだけ小さくしてセルの大
きさを減小する要因の７つである。
／方、λ対のトランジスタのドレインの接点Ａ１Ｂは金
属電源線によって設定される帯域の内側に置かれる。こ
の方法によって活性域の大きさが減少しく従ってセルの
大きさが更に小さくなり）、一方、人出力点は僅かＩＩ
箇、すなわち複数の入出力を必要とする動作にとって必
要最小限の数しがない。更に、入出力接点および金属電
源線によって設定される帯域の内部の接点は、グっの帯
域ＣＺ／、Ｚ２．Ｚ３．Ｚ’ｌで示す）のそれ以上の配
線を自由にしており、それ等の帯域数は全論理機能を実
行するのに必要な最小数である。
属電源線によって設定される帯域の内側に置かれる。こ
の方法によって活性域の大きさが減少しく従ってセルの
大きさが更に小さくなり）、一方、人出力点は僅かＩＩ
箇、すなわち複数の入出力を必要とする動作にとって必
要最小限の数しがない。更に、入出力接点および金属電
源線によって設定される帯域の内部の接点は、グっの帯
域ＣＺ／、Ｚ２．Ｚ３．Ｚ’ｌで示す）のそれ以上の配
線を自由にしており、それ等の帯域数は全論理機能を実
行するのに必要な最小数である。
最後に、「横断」通路／は容量性の記憶素子を作ること
ができる。
ができる。
第３〜グ９図は、第１図および第２図のセルあるいは複
数のセルの組合わせのいずれかによって所望の論理アレ
イを得るために設計された特別なマスクを示す。
数のセルの組合わせのいずれかによって所望の論理アレ
イを得るために設計された特別なマスクを示す。
もつと詳しく云うならば、下記のとおりである（括弧内
の数字は図番を示す）。
の数字は図番を示す）。
（１）７つのセルで下記機能を実行するもの。
高速インバータ（３）、２重インバータ（４’）、２人
力ＮＡＮＤゲートＣ！；）’ ２人カＮＯＲゲー）（
／、り、３状態出力（３２）。
力ＮＡＮＤゲートＣ！；）’ ２人カＮＯＲゲー）（
／、り、３状態出力（３２）。
（２）２つのセルで下記機能を実行するもの２人力ＮＡ
ＮＤ／ＡＮＤゲートとインバータ（７）、３人力ＮＯＲ
ゲートとインバータ（ざ）、３人力ＮＡＮＤ／ＡＮＤゲ
ート（９）、ｌ入力ＮＯＲゲート（１０）、２人力Ｎ０
Ｒ１０ＩＬゲートとインバータ（／３）、３人力ＮＯＲ
ゲートとインバータタ（ハ・、３人力Ｎ０Ｒ１０Ｒゲー
）（１５）、ゲ入力ＮＯＲゲート（／乙）、２つのＡＮ
Ｄゲートと１つのＮＯＲゲート＜２０）、２人カマルチ
プレクサ（３ＩＩ） 、ＮＡＮＤゲートで作ったセット
−リセット・フリップ・フロップ（−２４）、ＯＲゲー
トで作ったセット・リセット・フリップ・フロップ（２
７）、ダイナミック・シフトレジスタの中間ビット（３
乙）、同レジスタの最終ビット（３、ｒ ）、ラッチ・
レジスタの中間ビット（ｌｌ夕）、同レジスタの最終ビ
ット（４’乙）、人力トリガ（ｌ１７）。
ＮＤ／ＡＮＤゲートとインバータ（７）、３人力ＮＯＲ
ゲートとインバータ（ざ）、３人力ＮＡＮＤ／ＡＮＤゲ
ート（９）、ｌ入力ＮＯＲゲート（１０）、２人力Ｎ０
Ｒ１０ＩＬゲートとインバータ（／３）、３人力ＮＯＲ
ゲートとインバータタ（ハ・、３人力Ｎ０Ｒ１０Ｒゲー
）（１５）、ゲ入力ＮＯＲゲート（／乙）、２つのＡＮ
Ｄゲートと１つのＮＯＲゲート＜２０）、２人カマルチ
プレクサ（３ＩＩ） 、ＮＡＮＤゲートで作ったセット
−リセット・フリップ・フロップ（−２４）、ＯＲゲー
トで作ったセット・リセット・フリップ・フロップ（２
７）、ダイナミック・シフトレジスタの中間ビット（３
乙）、同レジスタの最終ビット（３、ｒ ）、ラッチ・
レジスタの中間ビット（ｌｌ夕）、同レジスタの最終ビ
ット（４’乙）、人力トリガ（ｌ１７）。
（３）３つのセルで下記機能を実行するものり入力ＮＡ
ＮＤ／ＡＮＤゲートとインバータ（／／）、グ入力Ｎ０
Ｒ１０Ｒゲートとインバータ（／７）、排他的ＯＲゲー
トとＮＯＲゲート（／ざ）、２重ＡＮＤ−ＮＯＲゲート
とＯＲゲートおよびインバータ（，２／）、Ｄ−ラッチ
（３／）、セット付Ｄラッチ（／９）、リセット付Ｄラ
ッチ（２Ｓ）。
ＮＤ／ＡＮＤゲートとインバータ（／／）、グ入力Ｎ０
Ｒ１０Ｒゲートとインバータ（／７）、排他的ＯＲゲー
トとＮＯＲゲート（／ざ）、２重ＡＮＤ−ＮＯＲゲート
とＯＲゲートおよびインバータ（，２／）、Ｄ−ラッチ
（３／）、セット付Ｄラッチ（／９）、リセット付Ｄラ
ッチ（２Ｓ）。
（４）１つのセルで下記機能を実行するもの。
半加算器とインバータ（２３＞、セット・リセット付Ｄ
ラッチ（３０）、ダイナミック・レジスタとクロック・
ドライバ（３７）、シフトレジスタの中間ビット（３９
）、同レジスタの最終ビット（４（１））、Ｄレジスタ
のクロック・ドライバ（ｔｔｌＩ）の中間ビット（４’
、り又は最終ビット（１９）。
ラッチ（３０）、ダイナミック・レジスタとクロック・
ドライバ（３７）、シフトレジスタの中間ビット（３９
）、同レジスタの最終ビット（４（１））、Ｄレジスタ
のクロック・ドライバ（ｔｔｌＩ）の中間ビット（４’
、り又は最終ビット（１９）。
（５）ｊつのセルで下記機能を実行するものｔ入カマル
チプレクサ（３，５−）、Ｄ型フリップ・フロップ、３
状態出力付きドライバ（乙）。
チプレクサ（３，５−）、Ｄ型フリップ・フロップ、３
状態出力付きドライバ（乙）。
（６） ４つのセルで下記機能を実行するもの。
セット付り型フリップ・フロップ（２２）、リセット付
り型フリップ・フロップ（３９）、クロック・ドライバ
（ｌＩＯ）、セット・リセット付Ｄレジスタの中間ビッ
ト（＆、ｒ）、同レジスタの最終ビット（１３）。
り型フリップ・フロップ（３９）、クロック・ドライバ
（ｌＩＯ）、セット・リセット付Ｄレジスタの中間ビッ
ト（＆、ｒ）、同レジスタの最終ビット（１３）。
（７）７つのセルで下記機能を実行するもの。
全加算ａ（２１１）、セット・りセット付り型フリップ
・フロップ（，２９）。
・フロップ（，２９）。
第３〜ｌＩ９図に示す付属配線は、特定の機能を得るた
めに必要な普通の接続を確立しており、従って詳細な説
明は不要である。Ｘ印は不使用の接点を示す。
めに必要な普通の接続を確立しており、従って詳細な説
明は不要である。Ｘ印は不使用の接点を示す。
第１図は、本発明によるセルの簡略化した回路図である
。 第２図は第１図のセルの配線図である。 第３図〜第１ヲ図は本発明を使用して実施することので
きる論理アレイの実例の配線図である。 〔主要箇所の符号の説明〕 Ｔ／、Ｔ？ ’ Ｐ型ＦｉＴ又はＰ型トランジスタ
Ｔ、、？、Ｔ＋ Ｎ型ＦＥ’ｌ’又はＮ型トランジ
スタｃ 、 ｃ’ ゲート又はゲートの電極ま
たは接点 Ｖｓ ｓ ＋ Ｖｄ ｄ 金属電源線／
第１のポリシリコン通路２ 第２のポリ
シリコン通路代理人の氏名 川原１）−穂 手続ネｊｌｆ正書（方式） ３．補正をする者 ・事件との関係 特許出願人 ４、代理人 郵便番号 １０５ ５、補正命令の日付 昭和５８年７月６日６、補正
により増加する発明の数 ７、補正の対象 図 面 （ｆ１１全図）８、
補正の内容 別紙の通り 図面の浄書（内容
に変更なし）１７１−
。 第２図は第１図のセルの配線図である。 第３図〜第１ヲ図は本発明を使用して実施することので
きる論理アレイの実例の配線図である。 〔主要箇所の符号の説明〕 Ｔ／、Ｔ？ ’ Ｐ型ＦｉＴ又はＰ型トランジスタ
Ｔ、、？、Ｔ＋ Ｎ型ＦＥ’ｌ’又はＮ型トランジ
スタｃ 、 ｃ’ ゲート又はゲートの電極ま
たは接点 Ｖｓ ｓ ＋ Ｖｄ ｄ 金属電源線／
第１のポリシリコン通路２ 第２のポリ
シリコン通路代理人の氏名 川原１）−穂 手続ネｊｌｆ正書（方式） ３．補正をする者 ・事件との関係 特許出願人 ４、代理人 郵便番号 １０５ ５、補正命令の日付 昭和５８年７月６日６、補正
により増加する発明の数 ７、補正の対象 図 面 （ｆ１１全図）８、
補正の内容 別紙の通り 図面の浄書（内容
に変更なし）１７１−
Claims (1)
- 【特許請求の範囲】 （１） 同型のトランジスタがチャンネルの／端に設
置された電極の７つを共有するように作成された２つの
Ｐ型ＦＥＴ（Ｔ／、Ｔ、２）および２つの同型：ＦＥＴ
（Ｔ３．Ｔ４’）を含む集積回路のゲート・アレイのた
めの基本セルにおいて、セルの中心点に関して対称に位
置するＰ型トランジスタ（Ｔ２）のゲート（０）とＮ型
トランジスタ（Ｔ３）のゲーｒ（０’）は２つの平行な
金属電源線（ＶＳ８％Ｖｄｄ ）を横断する第１のポリ
シリコン通路（１）によって接続され、前記金属電源線
はまた前記金属電源線によって設定される帯域の両反対
側に位置する面域を結合する第２のポリシリコン通路（
２）によって横断されることを特徴とする前記基本セル
。 （２、特許請求の範囲第１項記載のセルにおいて、同型
の２つのトランジスタ（Ｔ／とＴ２ 、Ｔ３とＴ４’）
のゲートは、同一トランジスタの他のチャンネル端に置
かれた電極と関連する接点（Ｆ、Ｇ）と整列する接点（
Ｃ！、Ｄ）と関連し、前記金属電源線によって設定され
る帯域の外側に前記金属電源線と平行に配列されて、セ
ルの入出力接点の組を形成することを特徴とする前記セ
ル。 （３）特許請求の範囲第１項または第２項記載のセルに
おいて、前記入出力接点の各組と近傍の前記金属電源線
との間の距離は、単一の特別な配線のための自由空間を
残すようにとられていることを特徴とする前記セル。 （４）特許請求の範囲第１乃至第３項のいずれかに記載
のセルにおいて、前記相互接続されているゲートの電極
に対応する接点から離れた入出力接点（Ｆ、Ｄ、Ｇ、Ｈ
，Ｅ、Ｉ）は前記金属電源線によって設定される帯域の
内側に置かれた対応する接点（Ｆ’、 Ｄ’、 Ｇ’、
Ｈ’、 Ｅ’、 Ｉ’）と関連することを特徴とする
前記セル。 （５）特許請求の範囲第１項記載のセルにおいて、同型
のトランジスタに共通な前記電極は、前記金属電源線に
よって設定される帯域の内側の、近傍の金属電源線に隣
接する接点（Ａ、Ｂ）と関連することを特徴とする前記
セル。 （６）特許請求の範囲第を項記載のセルにおいて、前記
金属電源線によって設定される帯域の内側に置かれた接
点（Ｆ’、 Ｄ’、 Ｇ’、 Ｈ’、 Ｅ’、 Ｉ’）
は、前記ｉ域の中央部において、同型の２つのトランジ
スタが共用する電極と関係する１つの接点（Ａ又はＢ−
）のそれぞれからの距離が、単一の特別配線を許容する
ように群集されることを特徴とする前記セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT67501A/82 | 1982-04-15 | ||
| IT67501/82A IT1191188B (it) | 1982-04-15 | 1982-04-15 | Cella elementare per reti di porte logiche a circuito integrato |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59938A true JPS59938A (ja) | 1984-01-06 |
| JPH0254670B2 JPH0254670B2 (ja) | 1990-11-22 |
Family
ID=11302946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58058808A Granted JPS59938A (ja) | 1982-04-15 | 1983-04-05 | 集積回路のゲ−ト・アレイのための基本セル |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US4595940A (ja) |
| EP (1) | EP0092176B1 (ja) |
| JP (1) | JPS59938A (ja) |
| AT (1) | ATE36207T1 (ja) |
| CA (1) | CA1187624A (ja) |
| DE (2) | DE92176T1 (ja) |
| DK (1) | DK162867C (ja) |
| ES (1) | ES521503A0 (ja) |
| IT (1) | IT1191188B (ja) |
| NO (1) | NO164947C (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4783749A (en) * | 1985-05-21 | 1988-11-08 | Siemens Aktiengesellschaft | Basic cell realized in the CMOS technique and a method for the automatic generation of such a basic cell |
| DE4002780C2 (de) * | 1990-01-31 | 1995-01-19 | Fraunhofer Ges Forschung | Basiszelle für eine kanallose Gate-Array-Anordnung |
| US5291043A (en) * | 1990-02-07 | 1994-03-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having gate array |
| US6399972B1 (en) | 2000-03-13 | 2002-06-04 | Oki Electric Industry Co., Ltd. | Cell based integrated circuit and unit cell architecture therefor |
| JP2011242541A (ja) * | 2010-05-17 | 2011-12-01 | Panasonic Corp | 半導体集積回路装置、および標準セルの端子構造 |
| AU2011349435B2 (en) | 2010-12-20 | 2016-08-18 | The Nielsen Company (Us), Llc | Methods and apparatus to determine media impressions using distributed demographic information |
| AU2013204865B2 (en) | 2012-06-11 | 2015-07-09 | The Nielsen Company (Us), Llc | Methods and apparatus to share online media impressions data |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1440512A (en) * | 1973-04-30 | 1976-06-23 | Rca Corp | Universal array using complementary transistors |
| JPS5925381B2 (ja) * | 1977-12-30 | 1984-06-16 | 富士通株式会社 | 半導体集積回路装置 |
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