JPS6010351A - アドレストレ−ス方式 - Google Patents
アドレストレ−ス方式Info
- Publication number
- JPS6010351A JPS6010351A JP58116970A JP11697083A JPS6010351A JP S6010351 A JPS6010351 A JP S6010351A JP 58116970 A JP58116970 A JP 58116970A JP 11697083 A JP11697083 A JP 11697083A JP S6010351 A JPS6010351 A JP S6010351A
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- JP
- Japan
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- error
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は中央制御装置の命令アドレスのトレース方式に
関し、特に障害発生までのプログラム径路を明ら、かに
する障害探索手段に関する。
関し、特に障害発生までのプログラム径路を明ら、かに
する障害探索手段に関する。
（ｂ） 従来技術と問題点
従：！ｌｌｉ：ＣＣにおけるプログラムのトレース方式
としてすでに同一出願人により出願さｆっている（特願
昭５８−５２１２０）ごとくある条件の発生したときの
メモリアクセスアドレスケスタックメモリ［順次格納［
７ていく方式が存在する・ 以下これｒ簡単に説明する
。
としてすでに同一出願人により出願さｆっている（特願
昭５８−５２１２０）ごとくある条件の発生したときの
メモリアクセスアドレスケスタックメモリ［順次格納［
７ていく方式が存在する・ 以下これｒ簡単に説明する
。
第１図に示すようにＣＣ１から主記憶装置（＆ＩＭ ）
２へ送出するアドレス茫伝送するメモリアドレスバス（
］！ｖＩＡＢ）Ｋ）レース回路３を接続し、ＭＡＲ」二
のアドレスをトレース回路３内のメモリーに格納する。
２へ送出するアドレス茫伝送するメモリアドレスバス（
］！ｖＩＡＢ）Ｋ）レース回路３を接続し、ＭＡＲ」二
のアドレスをトレース回路３内のメモリーに格納する。
このトレース回路２円の内部ブロック構成の１例を第２
図に示す。
図に示す。
第２図において１１おｔび１２Ｕ）レース範囲を指定す
るレジスタであって、Ｊｌけトレースの開始アドレスを
指定するレジスタＳ Ｍ Ｓ Ｒ（Ｓａｍｐｌｅｍａｔ
ｃｈ ５ｔａｒｔ ａｄｄｒｅｓｓ ｒｅｇｉｓｔｅｒ
）、１２はトレースの終了アドレス２指定するレジスタ
ＳＭＥＲ（Ｓａｍｐｌｅ ｍａｔｃｈ ｅｎｄ ａｄｄ
ｒｅｓｓ ｒｅｇｉｓｔｅｒ ）、１３ ｔｌ トレ−
ス条件を指定するｔ／ジスタＳＣＲ（５ａｐｌｅ ｃｏ
ｎｔｒｏｌ ｒｅｇｉｓｔｅｒ）、１４１′Ｉデータ（
アドレス情報）を格納するメモリ領域ＳＴＫのアドレス
？格納するカウンタＳ Ｐ Ｎ Ｔ （５ｔａｃｋｐｏ
ｉｎｔｅｒ）である。１５はトレース範囲内であり且つ
トレース条件を満足する主記憶装置のアクセスアドレス
？記憶するメモリースタックＳＴＫ。
るレジスタであって、Ｊｌけトレースの開始アドレスを
指定するレジスタＳ Ｍ Ｓ Ｒ（Ｓａｍｐｌｅｍａｔ
ｃｈ ５ｔａｒｔ ａｄｄｒｅｓｓ ｒｅｇｉｓｔｅｒ
）、１２はトレースの終了アドレス２指定するレジスタ
ＳＭＥＲ（Ｓａｍｐｌｅ ｍａｔｃｈ ｅｎｄ ａｄｄ
ｒｅｓｓ ｒｅｇｉｓｔｅｒ ）、１３ ｔｌ トレ−
ス条件を指定するｔ／ジスタＳＣＲ（５ａｐｌｅ ｃｏ
ｎｔｒｏｌ ｒｅｇｉｓｔｅｒ）、１４１′Ｉデータ（
アドレス情報）を格納するメモリ領域ＳＴＫのアドレス
？格納するカウンタＳ Ｐ Ｎ Ｔ （５ｔａｃｋｐｏ
ｉｎｔｅｒ）である。１５はトレース範囲内であり且つ
トレース条件を満足する主記憶装置のアクセスアドレス
？記憶するメモリースタックＳＴＫ。
１６．１７はトレース範囲であるか否〃為２判足する判
定回路（ＭＡＴＡ、ＭＡＴＢ）、１８はメモリースタッ
ク１５への書込みｔ制御する制御回路（ＣＴＬ）である
。第２図に示すブロック図内のレジスタ１１，１２，１
３．１４のフォーマット葡それぞれ第３図（ａ） 、（
ｂ） ｓ （ｃ） 、（ｄ）に示すＯつぎにＶＢ２図の
ブロック図に工′〕トレース回路の動作ケ説明する。Ｃ
Ｃにまずリザルトノ（ヌＲＢＳｋ経由してトレース範囲
ｔレジスタ１１お↓び１２に、トレース条件すなわちメ
モリースタック１５に格納するメモリアクセスの種別：
オペランドフェッチ（Ｐ Ｆｅｔｃｈ） 、オペランド
ストア（Ｐ ５ｔｏｒｅ）、インストラクションフェッ
チ（Ｉ Ｆｅｔｃｈ３にレジスタ１３ＩＣ設定し、スタ
ックボインク１４にスタック領域のアドレスとしてオー
ル％Ｉ’ｌ？設定する。つぎにレジスタ１３のトレース
実行ビットＴ ｋ ％ １ ”とし、ト１／−ヌすべき
プログラムを走らせればトレースを開始する。
定回路（ＭＡＴＡ、ＭＡＴＢ）、１８はメモリースタッ
ク１５への書込みｔ制御する制御回路（ＣＴＬ）である
。第２図に示すブロック図内のレジスタ１１，１２，１
３．１４のフォーマット葡それぞれ第３図（ａ） 、（
ｂ） ｓ （ｃ） 、（ｄ）に示すＯつぎにＶＢ２図の
ブロック図に工′〕トレース回路の動作ケ説明する。Ｃ
Ｃにまずリザルトノ（ヌＲＢＳｋ経由してトレース範囲
ｔレジスタ１１お↓び１２に、トレース条件すなわちメ
モリースタック１５に格納するメモリアクセスの種別：
オペランドフェッチ（Ｐ Ｆｅｔｃｈ） 、オペランド
ストア（Ｐ ５ｔｏｒｅ）、インストラクションフェッ
チ（Ｉ Ｆｅｔｃｈ３にレジスタ１３ＩＣ設定し、スタ
ックボインク１４にスタック領域のアドレスとしてオー
ル％Ｉ’ｌ？設定する。つぎにレジスタ１３のトレース
実行ビットＴ ｋ ％ １ ”とし、ト１／−ヌすべき
プログラムを走らせればトレースを開始する。
ＭＡＩ経由【７て送られてくるメモリーアドレス囚がレ
ジスタ１１の内容小）、レジスタＪ２の内容（Ｑに対し
て次の関係、 ０３）≦（５）＜＜ａ であり（即ち、アドレス囚がトレース範囲であるとき）
、且つレジスタ１３に示すアクセス種別であれば制御回
路（ＣＴＬ）Ｉｆｆ起動する０しかしながらこの方式は
特定の定まったプログラムのアドレスをトレースする場
合にはよいが障害の発生した命令を探索することは出来
ないという欠点がある。
ジスタ１１の内容小）、レジスタＪ２の内容（Ｑに対し
て次の関係、 ０３）≦（５）＜＜ａ であり（即ち、アドレス囚がトレース範囲であるとき）
、且つレジスタ１３に示すアクセス種別であれば制御回
路（ＣＴＬ）Ｉｆｆ起動する０しかしながらこの方式は
特定の定まったプログラムのアドレスをトレースする場
合にはよいが障害の発生した命令を探索することは出来
ないという欠点がある。
（Ｑ 発明の目的
本発明はかＮる従来技術の欠点にかんがみプログラム処
理不可能な障害の発生時能率的な障害探索ケ可能とする
アドレストレース方式を提供することを目的とするもの
である０ （ｄ） 発明の構成 この目的は本発明に工れはトレースアト１／ス範囲を指
定する第１のレジスタと、トレース系件を指定する第２
のレジスタと、トレースアドレス範囲内であり且つトレ
ース条件を満足するときは＋１するアドレスカウンター
と、トレースアドレス範囲内であり且つトレース条件を
満足するとき主記憶装置へのアクセスアドレスを前記ア
ドレスカウンターに示すアドレスに格納するメモリを有
する中央制御装置において、障害発生時トレース？停止
する手段を有することに特徴とするアドレストレース方
式？提供するととにニーで達成される。
理不可能な障害の発生時能率的な障害探索ケ可能とする
アドレストレース方式を提供することを目的とするもの
である０ （ｄ） 発明の構成 この目的は本発明に工れはトレースアト１／ス範囲を指
定する第１のレジスタと、トレース系件を指定する第２
のレジスタと、トレースアドレス範囲内であり且つトレ
ース条件を満足するときは＋１するアドレスカウンター
と、トレースアドレス範囲内であり且つトレース条件を
満足するとき主記憶装置へのアクセスアドレスを前記ア
ドレスカウンターに示すアドレスに格納するメモリを有
する中央制御装置において、障害発生時トレース？停止
する手段を有することに特徴とするアドレストレース方
式？提供するととにニーで達成される。
（ｅ） 発明の実施例
以下本発明の実施例Ｃ図面を参照しつ＼詳測に説明する
。
。
通常、電話交換機のごとく高度の信頼性を要求される装
置ではほとんどの障害はプログラム的な処理で障害装置
の識別とシステムからの切離し２行なっている。しかし
まれに例えば現用ＣＣの電源断障害などのようにプログ
ラム処理が不可能になる場合がある。本発明の要点はか
＼るプログラム的な処理が不可能な障害（システム障害
）を検出し、ハードウェアとソフトウェアの協同動作に
、Ｌってプログラム制御が可能な系構成を作り出す一連
の緊急側Ｎ動作（ＥＭＡ ： ＥＴｈｎｅｒｇｅｎｃｙ
Ａｃｔｉｏｎ）を行なうための緊急制御回路（ＥＭＡ
回路）ＶＣアドレストレースｒ停止する手段オ設け７こ
ことにある０ 第４図は二重化システ１２における系′４１参成忙示−
ち第４図において２０ａ、２０Ｊ、ｆ主記憶装置、２１
ａ 、２１ｂは中央制御装置、２２ ａ 、 ２２ ｂ
はチャネル制御装置、２３ａ、２３ｂｒユフアイルメモ
リ、２４は緊急制御回路をそ１１それ示す。第４図にお
いて２０ａ 、２１ａ 、２２ａ 、２３ａｕそれぞれ
アクト系に示し、２０ｂ、２１ｂ、２２ｂ 、２３ｂは
スタンバイ系を示し緊急制御回路２４はアクト系を用い
るかスタンバイ糸を用いるかｔ決定する′回路である。
置ではほとんどの障害はプログラム的な処理で障害装置
の識別とシステムからの切離し２行なっている。しかし
まれに例えば現用ＣＣの電源断障害などのようにプログ
ラム処理が不可能になる場合がある。本発明の要点はか
＼るプログラム的な処理が不可能な障害（システム障害
）を検出し、ハードウェアとソフトウェアの協同動作に
、Ｌってプログラム制御が可能な系構成を作り出す一連
の緊急側Ｎ動作（ＥＭＡ ： ＥＴｈｎｅｒｇｅｎｃｙ
Ａｃｔｉｏｎ）を行なうための緊急制御回路（ＥＭＡ
回路）ＶＣアドレストレースｒ停止する手段オ設け７こ
ことにある０ 第４図は二重化システ１２における系′４１参成忙示−
ち第４図において２０ａ、２０Ｊ、ｆ主記憶装置、２１
ａ 、２１ｂは中央制御装置、２２ ａ 、 ２２ ｂ
はチャネル制御装置、２３ａ、２３ｂｒユフアイルメモ
リ、２４は緊急制御回路をそ１１それ示す。第４図にお
いて２０ａ 、２１ａ 、２２ａ 、２３ａｕそれぞれ
アクト系に示し、２０ｂ、２１ｂ、２２ｂ 、２３ｂは
スタンバイ系を示し緊急制御回路２４はアクト系を用い
るかスタンバイ糸を用いるかｔ決定する′回路である。
第５図はその緊急制御回路２４の詳細図である。
第５図において２９は緊急制御回路、３０ａ。
３０ｂ汀リフレツシユカランタ、３１ａ、３１ｂはカウ
ンタ、３２は外部監視回路である。カウンタ３１ａ 、
３１ｂはクロックパルス［↓って動作し、ソフトウェア
が動作しているときは一定周期でリセッｌかけられてい
る。これはソフトウェアが動作しているということを確
認するためである。ＣＣＯがアクトでＣＣ１がスタンバ
イの場合にばＣＣＯの命令でリセット？Ｉ：かけＣＣ１
はアクトでないからＣＣ０（１）帛令によりリセットｔ
かけてゆく。その結果カウンタ３１ａ、３１ｂはオーバ
フローすることなくリセットがかけられる。ところが中
央制御装置２１ａ、２１ｂの電源断等の故障の場合には
カウンタリセット信号がこなくなってしまうからカウン
タ３１ａ、３ｉｂはオーパンローしてしまう。
ンタ、３２は外部監視回路である。カウンタ３１ａ 、
３１ｂはクロックパルス［↓って動作し、ソフトウェア
が動作しているときは一定周期でリセッｌかけられてい
る。これはソフトウェアが動作しているということを確
認するためである。ＣＣＯがアクトでＣＣ１がスタンバ
イの場合にばＣＣＯの命令でリセット？Ｉ：かけＣＣ１
はアクトでないからＣＣ０（１）帛令によりリセットｔ
かけてゆく。その結果カウンタ３１ａ、３１ｂはオーバ
フローすることなくリセットがかけられる。ところが中
央制御装置２１ａ、２１ｂの電源断等の故障の場合には
カウンタリセット信号がこなくなってしまうからカウン
タ３１ａ、３ｉｂはオーパンローしてしまう。
カウンタがオーバフローした場合の緊急制卸装置の動作
を編６図の７０−チャートに工ｔ）説明する。１ずカウ
ンタ３１ａ、３１ｂがオーパンローするとブロック４０
にエフＥＭＡ２９がスタートｔ、テ状Ｊ３ｋ ＋ ］
Ｌ、ブ自ツク４１により立上り系のクロックを選択し選
択されｆこ系をブロック４２ＶＩ：よりクリアして初期
設輩するとともにブロック４３によりチャネルを・クリ
アすら。つぎＧでブロック４４よｐマイクロプログラム
制御が始貰る。すナワチブロック４．５においてＭＭ（
主記憶装背２０ａ、２０ｂ）を初期設定しブロック４６
において系の再Ｍ成忙行ないブロック４７においてＦＭ
（ンアイルメモリ）からプログラム）「ロードしてその
プログラムに走行させ、乙。２Ａ： ＳＭ明Ｍ”！ｆｆ
ｉ文とするところけ［・レースに停止するブロック４９
を設は緊急制御装ト°動作ス１．生時にアトＬ／スＩ・
レース動作の停止螢行なうもσ）でを）る。これｒ、ｌ
：り原因不明の障害によるＥ Ｍ Ａ Ｇ：Ｉ＋作の発
生時点が、あらかじめＭ Ｍの全アドレスｔ：ｌ・レー
スエリアどすればプログラム上のどの点か明確に解るた
め障害探索が容易となる。
を編６図の７０−チャートに工ｔ）説明する。１ずカウ
ンタ３１ａ、３１ｂがオーパンローするとブロック４０
にエフＥＭＡ２９がスタートｔ、テ状Ｊ３ｋ ＋ ］
Ｌ、ブ自ツク４１により立上り系のクロックを選択し選
択されｆこ系をブロック４２ＶＩ：よりクリアして初期
設輩するとともにブロック４３によりチャネルを・クリ
アすら。つぎＧでブロック４４よｐマイクロプログラム
制御が始貰る。すナワチブロック４．５においてＭＭ（
主記憶装背２０ａ、２０ｂ）を初期設定しブロック４６
において系の再Ｍ成忙行ないブロック４７においてＦＭ
（ンアイルメモリ）からプログラム）「ロードしてその
プログラムに走行させ、乙。２Ａ： ＳＭ明Ｍ”！ｆｆ
ｉ文とするところけ［・レースに停止するブロック４９
を設は緊急制御装ト°動作ス１．生時にアトＬ／スＩ・
レース動作の停止螢行なうもσ）でを）る。これｒ、ｌ
：り原因不明の障害によるＥ Ｍ Ａ Ｇ：Ｉ＋作の発
生時点が、あらかじめＭ Ｍの全アドレスｔ：ｌ・レー
スエリアどすればプログラム上のどの点か明確に解るた
め障害探索が容易となる。
第７図はトレース１亨止動作Ｋか＼るブロック図を示す
。第７図１でおい°Ｃ第２園におシ〕る部分と同一部分
は同−記号忙も、て示す。
。第７図１でおい°Ｃ第２園におシ〕る部分と同一部分
は同−記号忙も、て示す。
第７１において制御メモリ５２はｉイクロ命令を有しそ
の出力はＲバス５３ａ、レジスタ５３ｂに接続され、Ｖ
シフタ５３ｂの出力はデコーダ５４に解読されてＲバス
５３ａの内容をレジスタ１３に書込む。障害が発止しカ
ウンタのオーバフロー出力がＥ ｒｂ’ｌ Ａ ２９
’ａ：介して５ＥＱ５１に入力されると緊急制御動作用
のマイクロプログラムが走り、４９に於いて几バス５３
ａ （／Ｊ円容μオール■ビとなりこのＦ’Ｅ容？レ
ジスタ１３ｅこ省込みトレース停止動作に行なわしめる
のである。
の出力はＲバス５３ａ、レジスタ５３ｂに接続され、Ｖ
シフタ５３ｂの出力はデコーダ５４に解読されてＲバス
５３ａの内容をレジスタ１３に書込む。障害が発止しカ
ウンタのオーバフロー出力がＥ ｒｂ’ｌ Ａ ２９
’ａ：介して５ＥＱ５１に入力されると緊急制御動作用
のマイクロプログラムが走り、４９に於いて几バス５３
ａ （／Ｊ円容μオール■ビとなりこのＦ’Ｅ容？レ
ジスタ１３ｅこ省込みトレース停止動作に行なわしめる
のである。
（ｆ） 見切の効果
以上詳細に説明し７ｃｊ’ＪＫ本発明によれは障害発生
時にアドレストレース動作を行なうことにより障害発生
時点が明確にプログラム上のどの点か飼：るπめ障害探
索が容易となる。なお本実施例においてはマイクロスロ
グラムによる例を示しているがハードウェアによっても
実施可能でありまたトレース動作の停止はＥＭＡ動作以
外の障害処理関連の動作例えば割込動作に入れることも
可能でありこのときはシステム回置以外の障害発生時点
ｒも指摘し得る。
時にアドレストレース動作を行なうことにより障害発生
時点が明確にプログラム上のどの点か飼：るπめ障害探
索が容易となる。なお本実施例においてはマイクロスロ
グラムによる例を示しているがハードウェアによっても
実施可能でありまたトレース動作の停止はＥＭＡ動作以
外の障害処理関連の動作例えば割込動作に入れることも
可能でありこのときはシステム回置以外の障害発生時点
ｒも指摘し得る。
第１図はトレース回路の接続構成図、第２図はトレース
回路の内部ブロック構成図、第３図は第２図における各
種レジスターのフォーマツ＋ｔ−示す図、第４図は本発
明′にが＼る方式のシステム構成図、第５図は第４図に
おける緊急制御回路のブロック図、第６図は緊急制御回
路の動作フロー図、第７図は本発明にが＼る方式の尺体
的実施例を示す０ 図面において、１３はレジスタ、２４．２９は緊急制御
回路、４９はトレース停止動作ブロック全それぞれ示す
。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第６図 第７図
回路の内部ブロック構成図、第３図は第２図における各
種レジスターのフォーマツ＋ｔ−示す図、第４図は本発
明′にが＼る方式のシステム構成図、第５図は第４図に
おける緊急制御回路のブロック図、第６図は緊急制御回
路の動作フロー図、第７図は本発明にが＼る方式の尺体
的実施例を示す０ 図面において、１３はレジスタ、２４．２９は緊急制御
回路、４９はトレース停止動作ブロック全それぞれ示す
。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第６図 第７図
Claims (1)
- トレースアドレス範囲？指定する第１Ｖ）レジスタと、
トレース条件を指定する第２σルジスタと、トレースア
ドレス範囲内であり且つトレース条件ｔ＃足するときに
＋１するアドレスカウンターと、トレースアドレス範囲
内であり且つトレース条件？満足するとき主記憶装置へ
のアクセスアトＶスを前記アドレスカウンターに示すア
ドレスに格納するメモリ？有する中央制御装置において
、障害発生時トレースを停止する手段を有することを特
徴とするアドレストレース方式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58116970A JPS6010351A (ja) | 1983-06-30 | 1983-06-30 | アドレストレ−ス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58116970A JPS6010351A (ja) | 1983-06-30 | 1983-06-30 | アドレストレ−ス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010351A true JPS6010351A (ja) | 1985-01-19 |
Family
ID=14700258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58116970A Pending JPS6010351A (ja) | 1983-06-30 | 1983-06-30 | アドレストレ−ス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61245247A (ja) * | 1985-04-23 | 1986-10-31 | Mitsubishi Electric Corp | トレ−ス制御装置 |
-
1983
- 1983-06-30 JP JP58116970A patent/JPS6010351A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61245247A (ja) * | 1985-04-23 | 1986-10-31 | Mitsubishi Electric Corp | トレ−ス制御装置 |
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