JPS60116174A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60116174A JPS60116174A JP58224920A JP22492083A JPS60116174A JP S60116174 A JPS60116174 A JP S60116174A JP 58224920 A JP58224920 A JP 58224920A JP 22492083 A JP22492083 A JP 22492083A JP S60116174 A JPS60116174 A JP S60116174A
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- JP
- Japan
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- film
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- polycrystalline silicon
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- electrode film
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装ｆ４の１ｉｌｐ造方法に係り、ｌｉＭ
にＭＯＳ （Ｍｓｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎ
ｄｕｃｔｏｒ ）型半導体装置においてショートチャネ
ル効果等を防止す構造の製造方法の改良に関する。
にＭＯＳ （Ｍｓｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎ
ｄｕｃｔｏｒ ）型半導体装置においてショートチャネ
ル効果等を防止す構造の製造方法の改良に関する。
従来、ＭＯ８型トランジスタのＰＮ接合構造としては、
第１図あるいは第２図（ａ’）〜（ｇ）に示すような構
造がある。第１図は通常のＰＮ接合構造を示すものであ
る。同図において、１は例えばＰ型のシリコン基板であ
シ、このシリコン基板１上にはゲート５１０２膜２を介
して多結晶シリコンゲート電極膜３が形成され、さらに
この多結晶シリコンダート電極膜３０両側のシリコン基
板１内にはソース、ドレインとなるＮ層４．５が形成さ
れている。これらＮ層４，５は共に１回の拡散あるいは
イオン注入で形成され、その深さＸｊは通常０．３〜２
．０μｍとなっている。
第１図あるいは第２図（ａ’）〜（ｇ）に示すような構
造がある。第１図は通常のＰＮ接合構造を示すものであ
る。同図において、１は例えばＰ型のシリコン基板であ
シ、このシリコン基板１上にはゲート５１０２膜２を介
して多結晶シリコンゲート電極膜３が形成され、さらに
この多結晶シリコンダート電極膜３０両側のシリコン基
板１内にはソース、ドレインとなるＮ層４．５が形成さ
れている。これらＮ層４，５は共に１回の拡散あるいは
イオン注入で形成され、その深さＸｊは通常０．３〜２
．０μｍとなっている。
一方、第２図（ａ）〜（ｇ）はエツチング・々ツク法に
よるＬＤＤ構造を示すものである。この構造は、先ず、
同図（、）に示すように、多結晶シリコンダート電極膜
３をマスクにしてイオン注入を行い浅いＮ層６，７を形
成する。次に、同図（ｂ）に示法によシ、シリコン基板
１の表面全面に５Ｉ０２膜８を形成する。その後、同図
（ｃ）に示すようにＨＩＥ （Ｒｅａｃｔｉｖｅ Ｊｏ
ｎ Ｅｔｃｈｉｎｇ ）を用いて５ｉｏ２膜８を選択的
に除去し、多結晶シリコンケ９−ト電極膜３の側壁部の
みにＳ ｉＯ２脇８を残す。その後、同図（ｄ）に示す
ように多結晶シリコンケ゛−ト電極膜３及び５ＩＯ２膜
８をマスクにしてイオン注入を行い、Ｎ層６，７よシ深
いＮ層９，１０を形成する。
よるＬＤＤ構造を示すものである。この構造は、先ず、
同図（、）に示すように、多結晶シリコンダート電極膜
３をマスクにしてイオン注入を行い浅いＮ層６，７を形
成する。次に、同図（ｂ）に示法によシ、シリコン基板
１の表面全面に５Ｉ０２膜８を形成する。その後、同図
（ｃ）に示すようにＨＩＥ （Ｒｅａｃｔｉｖｅ Ｊｏ
ｎ Ｅｔｃｈｉｎｇ ）を用いて５ｉｏ２膜８を選択的
に除去し、多結晶シリコンケ９−ト電極膜３の側壁部の
みにＳ ｉＯ２脇８を残す。その後、同図（ｄ）に示す
ように多結晶シリコンケ゛−ト電極膜３及び５ＩＯ２膜
８をマスクにしてイオン注入を行い、Ｎ層６，７よシ深
いＮ層９，１０を形成する。
上述の２種のＰＮ接合措造にあってはそれぞれ、次に示
すような問題点があった。
すような問題点があった。
（１）第１図の４７．１／造にあっては、−回の拡散あ
るいはイオン注入によりＮＩＦｉ ４ 、５を形成して
いるが、チャネル長が０８〜１．５μｍのトランジスタ
の場合、ショートチャネル効果、パンチスルーを防止す
るためにＮ層４，５の深さＸｊを０．１〜０．２μｍと
浅くすることも可能であるが、その場合Ｎ層４．５のシ
ート抵抗が高くなる。このため、ソース及びドレイン抵
抗が大きくなシ、その結果トランジスタのコンダクタン
スが著しく低下する。
るいはイオン注入によりＮＩＦｉ ４ 、５を形成して
いるが、チャネル長が０８〜１．５μｍのトランジスタ
の場合、ショートチャネル効果、パンチスルーを防止す
るためにＮ層４，５の深さＸｊを０．１〜０．２μｍと
浅くすることも可能であるが、その場合Ｎ層４．５のシ
ート抵抗が高くなる。このため、ソース及びドレイン抵
抗が大きくなシ、その結果トランジスタのコンダクタン
スが著しく低下する。
（２）第２図（、）〜（ｇ）のエツチングパック法にお
いては、ＣＶＤ法によるＳｉＯ２膜８のカバレージが問
題となる。す々わち、理想的には、第３図に示すように
段差部上下の５ＩＯ２膜８の膜厚をそれぞれｔｌ、ｔ、
とした場合、ｔ；ｚｔ２としてこの膜厚差を利用して均
一にＳｉＯ２膜８をエツチングし、第２図（ｄ）に示す
ような構造を実現するものである。しかしながら、実際
には多結晶シリコンゲート電極膜３の側面部の角度によ
り５ＩＯ２膜８のカバレージが異なってくる。極端な例
では第４図（、）に示すように多結晶シリコンダート電
極膜３の側面の角度が４５°となったような場合には同
図（ｂ）に示すように多結晶シリコンダート電極膜３の
側面部に５ＩＯ２膜８が殆ど残らなくなる場合がある。
いては、ＣＶＤ法によるＳｉＯ２膜８のカバレージが問
題となる。す々わち、理想的には、第３図に示すように
段差部上下の５ＩＯ２膜８の膜厚をそれぞれｔｌ、ｔ、
とした場合、ｔ；ｚｔ２としてこの膜厚差を利用して均
一にＳｉＯ２膜８をエツチングし、第２図（ｄ）に示す
ような構造を実現するものである。しかしながら、実際
には多結晶シリコンゲート電極膜３の側面部の角度によ
り５ＩＯ２膜８のカバレージが異なってくる。極端な例
では第４図（、）に示すように多結晶シリコンダート電
極膜３の側面の角度が４５°となったような場合には同
図（ｂ）に示すように多結晶シリコンダート電極膜３の
側面部に５ＩＯ２膜８が殆ど残らなくなる場合がある。
このため、ＬＳＩレベルのように数万〜数十万個のトラ
ンジスタを再現性よく作らなければならないような場合
には問題が生じる。又、エツチングパックにはＲ［を使
用しなければならず、エツチング終了時点では、シリコ
ン基板１の表面が昭出し、イオンによる損傷を受けるこ
とがある。このため、ＰＮ接合部におけるリーク電流が
増加する可能性がある。
ンジスタを再現性よく作らなければならないような場合
には問題が生じる。又、エツチングパックにはＲ［を使
用しなければならず、エツチング終了時点では、シリコ
ン基板１の表面が昭出し、イオンによる損傷を受けるこ
とがある。このため、ＰＮ接合部におけるリーク電流が
増加する可能性がある。
また、このＲ１中にシリコン基板１が重金属によシ汚染
されることがある。
されることがある。
本発明は上記事情に鑑みてなされたもので、その目的は
、ソース及びドレイン抵抗が低く、かつＲＹＥ工程に伴
う基板の損傷及び汚染を防止し、信頼性に優れたトラン
ジスタを再現性良〈形成し得る半導体装置の製造方法を
提供することにある。
、ソース及びドレイン抵抗が低く、かつＲＹＥ工程に伴
う基板の損傷及び汚染を防止し、信頼性に優れたトラン
ジスタを再現性良〈形成し得る半導体装置の製造方法を
提供することにある。
本発明に係る半導体装置の製造方法は、先ず、第１導電
型の半導体基板上にダート酸化膜、多結晶シリコンｒ−
ト電極嘆を１ｉｆｔ ？に形成し、その後この多結晶シ
リコンダート電極１１＠’ｔマスクとしてソース及びド
レイン形成予定領域にイオン注入を行い、第２導電型の
第１の拡散層を形成する。その後、熱酸化を行い、半導
体基板表面及び多結晶シリコンｙ−ト電［［表面に所定
の厚さの酸化膜を形成する。次に、多結晶シリコンケ゛
−ト電極膜の上面及び側面部以外の領域の酸化膜をエツ
チングパック導体の後残存した酸化膜をマスクにしてイ
オン注入を行い、前記第１の拡散層よシ深い第２導電型
の第２の拡散層を形成し、これによＪ ＬＤＤ構造のＰ
Ｎ接合を形成するものである。
型の半導体基板上にダート酸化膜、多結晶シリコンｒ−
ト電極嘆を１ｉｆｔ ？に形成し、その後この多結晶シ
リコンダート電極１１＠’ｔマスクとしてソース及びド
レイン形成予定領域にイオン注入を行い、第２導電型の
第１の拡散層を形成する。その後、熱酸化を行い、半導
体基板表面及び多結晶シリコンｙ−ト電［［表面に所定
の厚さの酸化膜を形成する。次に、多結晶シリコンケ゛
−ト電極膜の上面及び側面部以外の領域の酸化膜をエツ
チングパック導体の後残存した酸化膜をマスクにしてイ
オン注入を行い、前記第１の拡散層よシ深い第２導電型
の第２の拡散層を形成し、これによＪ ＬＤＤ構造のＰ
Ｎ接合を形成するものである。
以下、図面を参照して本発明の一実施例をＮチャンネル
ＭＯ８）ランジスタの製造工程に適用した例について説
明する。先ず、第５図（、）に示すようなＰ型のシリコ
ン基板２１の素子分離領域に選択酸化を行い同図（ｂ）
に示すようなフィールドＳ ｉＯ２１ｉｊｋ ２２を形
成する。その後、同図（ｃ）に示すようにダート５１０
２膜２３及び多結晶シリコンダート電極膜２４を順次形
成する。その後、同図（ｃ）に示すように多結晶シリコ
ンダート電極膜２４及びフィールド５１０２膜２２をマ
スクとしてＮ型不純物、例えばヒ素Ａｓのイオン注入を
行い浅いＮ層２５．２６を形成する。上記ヒ素のドーズ
量はＩ Ｘ １０”〜Ｉ Ｘ １０” ／ ｃｍ３程度
とし、最終熱処理後のＮ層２５．２６の深さＸｊが０．
０５〜０．２μｍとなるように熱処理等を調整する。
ＭＯ８）ランジスタの製造工程に適用した例について説
明する。先ず、第５図（、）に示すようなＰ型のシリコ
ン基板２１の素子分離領域に選択酸化を行い同図（ｂ）
に示すようなフィールドＳ ｉＯ２１ｉｊｋ ２２を形
成する。その後、同図（ｃ）に示すようにダート５１０
２膜２３及び多結晶シリコンダート電極膜２４を順次形
成する。その後、同図（ｃ）に示すように多結晶シリコ
ンダート電極膜２４及びフィールド５１０２膜２２をマ
スクとしてＮ型不純物、例えばヒ素Ａｓのイオン注入を
行い浅いＮ層２５．２６を形成する。上記ヒ素のドーズ
量はＩ Ｘ １０”〜Ｉ Ｘ １０” ／ ｃｍ３程度
とし、最終熱処理後のＮ層２５．２６の深さＸｊが０．
０５〜０．２μｍとなるように熱処理等を調整する。
従って、このＮ層２５．２６の表面抵抗ρ８は５０〜数
百Ω／口と高抵抗となる。次に、同図（、）に示すよう
に、８００〜９５０℃程度の比較的低温の水蒸気雰囲気
中で酸化を行い、５ｔｏ２Ｉｌ１２７を形成する。この
とき、多結晶シリコンク゛−ト電極膜２４の上面及び側
面上（成長するＳ＋ｏ２暎２７の膜厚と、シリコン基板
２Ｉ」二に成長するＳ ｉ Ｏ２膜２７の膜厚との膜厚
比は、例えば８５０℃の雰囲気中で酸化を行った３、６
）合には４：工程度になる。次に、同図（ｆ）に示すよ
うにシリコン基板２１上に成長したＳｉＯ２！Ｉｉ ２
７をＮＨ４Ｆ等の等方性エツチング液によシエッチング
除去する。この際、シリコン基板２１上における５ｉｎ
２膜２７の膜厚は多結晶シリコンゲート電極膜２４の上
面及び側面に成長した５ｉｎ２膜２７よシ薄いので、最
終的には多結晶シリコンｙ −ト電極膜２４の上面及び
側面ＫＳ１０２膜２７を０．２〜０．４μｍ程度残すこ
とができる。次に、同図（ｇ）に示すように、この多結
晶シリコンゲート電極膜２４の上面及び側面部のＳ ｔ
Ｏ２膜２７をマスクにしてＮ型不純物、例えばヒ素ＡＩ
をイオン注入し、Ｎ層２５．２６よ勺深い８層２８゜２
９を形成する。上記ヒ素のドーズ量は例えばＩ Ｘ ｉ
Ｏ”’〜ｌＸｌ０ ／画程度とし、最終熱処理後の８
層２８．２９の深さｘｊが０．３〜０．５μｍになるよ
うに熱処理等を調整する。従って、このＮ層、？／ｌ、
、？！７の表面抵抗ρ８は１０〜３ｏル勺と比較的低抵
抗にすることができる。
百Ω／口と高抵抗となる。次に、同図（、）に示すよう
に、８００〜９５０℃程度の比較的低温の水蒸気雰囲気
中で酸化を行い、５ｔｏ２Ｉｌ１２７を形成する。この
とき、多結晶シリコンク゛−ト電極膜２４の上面及び側
面上（成長するＳ＋ｏ２暎２７の膜厚と、シリコン基板
２Ｉ」二に成長するＳ ｉ Ｏ２膜２７の膜厚との膜厚
比は、例えば８５０℃の雰囲気中で酸化を行った３、６
）合には４：工程度になる。次に、同図（ｆ）に示すよ
うにシリコン基板２１上に成長したＳｉＯ２！Ｉｉ ２
７をＮＨ４Ｆ等の等方性エツチング液によシエッチング
除去する。この際、シリコン基板２１上における５ｉｎ
２膜２７の膜厚は多結晶シリコンゲート電極膜２４の上
面及び側面に成長した５ｉｎ２膜２７よシ薄いので、最
終的には多結晶シリコンｙ −ト電極膜２４の上面及び
側面ＫＳ１０２膜２７を０．２〜０．４μｍ程度残すこ
とができる。次に、同図（ｇ）に示すように、この多結
晶シリコンゲート電極膜２４の上面及び側面部のＳ ｔ
Ｏ２膜２７をマスクにしてＮ型不純物、例えばヒ素ＡＩ
をイオン注入し、Ｎ層２５．２６よ勺深い８層２８゜２
９を形成する。上記ヒ素のドーズ量は例えばＩ Ｘ ｉ
Ｏ”’〜ｌＸｌ０ ／画程度とし、最終熱処理後の８
層２８．２９の深さｘｊが０．３〜０．５μｍになるよ
うに熱処理等を調整する。従って、このＮ層、？／ｌ、
、？！７の表面抵抗ρ８は１０〜３ｏル勺と比較的低抵
抗にすることができる。
このように上記方法にあっては、高抵抗の浅いＮ層２５
．２６と、低抵抗の深い８層２８゜２９が形成されるた
め、トランジスタのコンダクタンスを低下させることな
く、ショートチャネル効果、・センチスルーを効果的に
防止することができる。また、これらＮ層２５．２６及
び８層２８．２９は自己整合的に形成できるため、４ス
フ合せずれによる誤差は発生することがなく、従来方法
に比べ再現性が向上する。
．２６と、低抵抗の深い８層２８゜２９が形成されるた
め、トランジスタのコンダクタンスを低下させることな
く、ショートチャネル効果、・センチスルーを効果的に
防止することができる。また、これらＮ層２５．２６及
び８層２８．２９は自己整合的に形成できるため、４ス
フ合せずれによる誤差は発生することがなく、従来方法
に比べ再現性が向上する。
また、マスクとなるＳ ｒ ０２膜２７の形成を熱酸化
によシ形成しているだめ、従来方法において問題となっ
ていた多結晶シリコンゲート電極膜２４側面の傾斜角度
及びＲＩＥによるシリコン基板２ノの表面の損傷の問題
は発生することがなく、製品の信頼性が向上する。
によシ形成しているだめ、従来方法において問題となっ
ていた多結晶シリコンゲート電極膜２４側面の傾斜角度
及びＲＩＥによるシリコン基板２ノの表面の損傷の問題
は発生することがなく、製品の信頼性が向上する。
上記実施例においては、ソース及ぶドレインと力る８層
２８．２９を形成するだめのイオン注入を行う際、イオ
ン注入装置の能力の関係で高加速電圧が使用できない場
合（加速電圧ｖａｃｃ： ６０ ｋｅＶ ）を想定した
が、さらに高加速電圧（１ｏ ｏ ｋｅＶ以上）がイ；
Ｉられるイオン注入装置が使用可能な場合には、第５図
（ｆ）に示したように別０２膜２７をエツチングしなく
ても、第６図に示すようにシリコン基板２ノ上の５Ｉｏ
２膜２７を残したまま１オン注入することができる。１
だ、多結晶シリコンダート市、極膜２４の１ｕ（１面に
テーノ４が形成された場合でも、第７図（ａ） （ｂ）
に示すように多結晶シリコンダート電極膜２４の側面に
Ｆ＋ ｉ ０２膜２７を０．２〜０４μｍ残すことがで
き、エツチング時に生じていた従来のような現象は発生
することはない。
２８．２９を形成するだめのイオン注入を行う際、イオ
ン注入装置の能力の関係で高加速電圧が使用できない場
合（加速電圧ｖａｃｃ： ６０ ｋｅＶ ）を想定した
が、さらに高加速電圧（１ｏ ｏ ｋｅＶ以上）がイ；
Ｉられるイオン注入装置が使用可能な場合には、第５図
（ｆ）に示したように別０２膜２７をエツチングしなく
ても、第６図に示すようにシリコン基板２ノ上の５Ｉｏ
２膜２７を残したまま１オン注入することができる。１
だ、多結晶シリコンダート市、極膜２４の１ｕ（１面に
テーノ４が形成された場合でも、第７図（ａ） （ｂ）
に示すように多結晶シリコンダート電極膜２４の側面に
Ｆ＋ ｉ ０２膜２７を０．２〜０４μｍ残すことがで
き、エツチング時に生じていた従来のような現象は発生
することはない。
尚、上記実施例においては、本発明をＮチャンネルＭＯ
Ｓトランジスタの製造工程に適用したνりについて説明
したが、ＰチャンネルＭＯ８）ラン、ゾスタの製造工程
においても適用できることは勿論である。
Ｓトランジスタの製造工程に適用したνりについて説明
したが、ＰチャンネルＭＯ８）ラン、ゾスタの製造工程
においても適用できることは勿論である。
以上のように本発明によれば、それぞれ高抵抗部及び低
抵抗部を有するソース、ドレインを再現性よく形成でき
るため、ショートチャネル効果等を効果的に防止できる
と共にコンダクタンスの低下を防止でき、さらに基板の
損傷等も発生することがないので信頼性に優れたトラン
ジスタを形成し得る半導体装置の段進方法を提供できる
。
抵抗部を有するソース、ドレインを再現性よく形成でき
るため、ショートチャネル効果等を効果的に防止できる
と共にコンダクタンスの低下を防止でき、さらに基板の
損傷等も発生することがないので信頼性に優れたトラン
ジスタを形成し得る半導体装置の段進方法を提供できる
。
第１図及び第２図はそれぞれ従来ＬＤ ＭＯＳ トラン
ジスタの製造工程を示す断面図、第３図は第２図の工程
の理想的な状態を示す断面図、第４図は第２図の工程時
の問題点を示す断面図、第５図は本発明の一実施例に係
るＭＯＳトランジスタの製造工程を示す断面図、第６図
及び第７図はそれぞれ本発明の他の実施例を示す断面図
である。 ２ノ・・・シリコン基板、２２・・・フィールドＳ ｒ
０２膜、２３・・・ダートＳｉＯ２膜、２４・・・多
結晶シリコンダート電極膜、２５．２６・・・Ｎ層、２
７・・・５１０２膜、２８．２９・・・Ｎ層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 Ｍ４ 図 第５図 第５図
ジスタの製造工程を示す断面図、第３図は第２図の工程
の理想的な状態を示す断面図、第４図は第２図の工程時
の問題点を示す断面図、第５図は本発明の一実施例に係
るＭＯＳトランジスタの製造工程を示す断面図、第６図
及び第７図はそれぞれ本発明の他の実施例を示す断面図
である。 ２ノ・・・シリコン基板、２２・・・フィールドＳ ｒ
０２膜、２３・・・ダートＳｉＯ２膜、２４・・・多
結晶シリコンダート電極膜、２５．２６・・・Ｎ層、２
７・・・５１０２膜、２８．２９・・・Ｎ層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 Ｍ４ 図 第５図 第５図
Claims (1)
- 第１導電型の半導体基板上の所定領域に酸化可能１１６
）を形成する工程と、前記膜をマスクとしてイオン注入
を行い、前記半導体基板内に第２導電型の第１の拡散層
を形成する工程と、前記−膜の露出部分を所定の厚さに
酸化する工程と、前記膜及びその側面部に形成された酸
化膜をマとを具備したことを特徴とする半導体装置の５
１（ｖ遣方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224920A JPS60116174A (ja) | 1983-11-29 | 1983-11-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224920A JPS60116174A (ja) | 1983-11-29 | 1983-11-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60116174A true JPS60116174A (ja) | 1985-06-22 |
Family
ID=16821234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224920A Pending JPS60116174A (ja) | 1983-11-29 | 1983-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60116174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6290974A (ja) * | 1985-10-16 | 1987-04-25 | Fujitsu Ltd | Ｍｏｓｆｅｔの製造方法 |
-
1983
- 1983-11-29 JP JP58224920A patent/JPS60116174A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6290974A (ja) * | 1985-10-16 | 1987-04-25 | Fujitsu Ltd | Ｍｏｓｆｅｔの製造方法 |
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