JPS60130149A - Ｉｃパツケ−ジ - Google Patents

Ｉｃパツケ−ジ

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Publication number
JPS60130149A
JPS60130149A JP58237576A JP23757683A JPS60130149A JP S60130149 A JPS60130149 A JP S60130149A JP 58237576 A JP58237576 A JP 58237576A JP 23757683 A JP23757683 A JP 23757683A JP S60130149 A JPS60130149 A JP S60130149A
Authority
JP
Japan
Prior art keywords
lead frame
chip
package
resin
adhesive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58237576A
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English (en)
Inventor
Masanori Aida
合田　雅宣
Masayuki Namiki
並木　優幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Seiko Instruments and Electronics Ltd
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Publication date
Application filed by Seiko Instruments Inc, Seiko Instruments and Electronics Ltd filed Critical Seiko Instruments Inc
Priority to JP58237576A priority Critical patent/JPS60130149A/ja
Publication of JPS60130149A publication Critical patent/JPS60130149A/ja
Pending legal-status Critical Current

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    • H10N52/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/015—Manufacture or treatment of bond wires
    • H10W72/01515—Forming coatings
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＸａチップを封止する際、ＩＣチップに歪みを
与えない構造の工Ｃパッケージに関するものである。
従来のＩＣパッケージのＷＪｌの例の断面構造１図を第
１図に示す。ＩＣチップ１はダイアタッチ材３によシ、
リードフレーム２に接着されている。
さらに工Ｃチップ上のパッドとリードフレームとは金属
ワイヤ４により電気的に接続されており、これら全体を
外気から遮断するモールド材５とから構成されている。
このような従来のパンケージではシリコン基板のような
圧電物質を用いたＩＣチップを実装する場合、次のよう
な不具合を生じる。第１にリードフレーム２と工Ｃチッ
プ１との熱膨張係数の差からダイアタッチ材６を介して
ＩＣチップ１に歪を与える。第２にＩＣチップ１をモー
ルド材料５により封止すると、モールド材料５と工Ｃチ
ップ１の熱膨張係数の差にｊ：シエＣチップは表面及び
側面から歪みが与えられる。半導体基板上にホール素子
のような磁電変換素子を集積化する場合ホール素子の出
力端子間に磁場によるホール電圧を検出するのであるが
、前述のパック−ジからＩＣチップが受ける歪みのため
に圧電効果によりホール電圧出力端子間にオフセット電
圧を生じ、チップ状態から比較して特性を変えてしまう
。−例としてリードフレーム２にリン青銅を用いダイア
タッチ材６に銀ペーストを用い、シリ。
コンチップをエポキシ系樹脂で封止し＾第１図の場合の
ホールエＯの磁気オフセットの温度特性の変動を第２図
に示す。第２図から判かるように一４０℃から＋７０℃
の間で２００ガウスもの変動を生じる。
次に従来のＩＣパッケージの第２の例の断面構造図を第
３図に示す。前述の第１の例と同様にリードフレーム１
２上にダイアタッチ材１６にょシＩＣチップ１１を固定
する。金属ワイヤ１４でＩＣチップとリードフレーム１
２を電気的に接続した後、工Ｃチップ全面をコーテイン
グ材１６で被覆する。コーテイング材１６としてはシリ
コン樹脂等を用いる。その後モールド材１５で全体を被
覆する。この方法により実装し之場合の磁気オフセット
の変動を第４図に示す。
ホールエ○の要求特性としては磁気オフセット電圧は２
００〜２５０ガウス以内でなければならず、上述のよう
な歪による大幅な磁気オフセント変動は除去しなければ
ならない。本発明にホールＩＣのようにパッケージから
受ける歪みにより特性が変動してしまうＩＣチップの実
装において、ＩＣチップに歪を与えてしまうという従来
の欠点を除去したＩＣパッケージを提供するものである
。
以下図面を用いて本発明を詳述する。
第５図は本発明の実施例を示す断面図である。
リードフレーム２２上に表面コート材２６と同一のコー
ティング樹脂２５を置き、これを接着材として半導体基
板２１を固定する。例えばシリコーン樹脂によりダイア
タッチする。シリコーン樹脂を硬化させることによｐＩ
ｏＩＣチップイアタッチ材として十分効果を発揮し、ワ
イヤボンディング工程の後、工Ｃチップ表面をダイアタ
ッチ材と同様のコーティング材料２６で被覆し、工Ｃチ
ップ表面及び側面を周囲からの歪みから解放する。
この後全体をモールド材２５で被覆する。リードフレー
ム２２をリン青銅、ダイボンド剤２３及びコーテイング
材２６にシリコン樹°脂を用い、モールド材にエポキシ
樹脂を用いた第５図の場合の磁気オフセットの温特を第
６図に示す。この場合、ＩＣチップは全くモールドによ
る歪みを受けず、＝４０℃から＋８０℃の間の磁気オフ
セット変動はＩＣチップ固有の温度特性をもつだけとな
る。
上述のようなＩＣ実装方法はパッケージング７による圧
力に敏′感なシリシンのような圧電物質を用いた磁電変
換素子、−例としてホールエ０のようなリニアＩＣやア
ナログエ０の実装に効力を発揮する。
以上詳述したように本発明の工ＣパッケージはＩＣチッ
プがダイアタッチによってリードフレームから受ける応
力による特性変化を抑えるものであり、シリコンのよう
な圧電物質を用いたホール素子の実装ひずみ及び磁気オ
フセットの温度特性の低減に大きな効果を発揮するもの
である。
【図面の簡単な説明】
第１図は、従来の第１の例のＩＣパッケージの断面図、
第２図は、従来の第１の例のホールエＣの磁気オフセッ
トの温度特性のグラフ、第６図は従来の第２の例の工Ｃ
パッケージの断面図、第４図は従来の第２の例によるホ
ールエＣ磁気オフセットの温度特性のグラフ、第５図は
本発明の工Ｃパッケージの断面図、第６図は本発明ＩＣ
パッケージを用いたホールＩＣの磁気オフセットの温度
特性のグラフである。 ２２・・・リードフレーム ２３・・・シリコーンダイアタッチ材 ２４・・・ボンディングワイヤー ２５・・・モールド剤 ２６・・・シリコーンコート剤 以　上 出願人　セイコー電子工業株式会社 代理人　弁理士　最　上　務

Claims (1)

  1. 【特許請求の範囲】 ｆｌｌＩＱチップと、リードフレームと、該工Ｃチップ
    とリードフレームとを接着するダイボンド材料と、前記
    工Ｃテップとリードフレームとを電気的に接砂亡る金属
    ワイヤと、前記半導体基板とリードフレームと金属ワイ
    ヤ全体を被覆する第１のモールド物質と該第１のモール
    ド物質の外側を被覆する第２つモールド物質とから成り
    、前記第１のモールド物質と前記ダイボンド材料とが同
    一の物質であることを特徴とするＩＣパッケージ。 （２）　前記ＩＣチップが磁電変換素子であることを特
    徴とする特許請求の範囲第１項記載のＩＣパッケージ。
JP58237576A 1983-12-16 1983-12-16 Ｉｃパツケ−ジ Pending JPS60130149A (ja)

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JP58237576A JPS60130149A (ja) 1983-12-16 1983-12-16 Ｉｃパツケ−ジ

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JP58237576A JPS60130149A (ja) 1983-12-16 1983-12-16 Ｉｃパツケ−ジ

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JPS60130149A true JPS60130149A (ja) 1985-07-11

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ID=17017359

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JP58237576A Pending JPS60130149A (ja) 1983-12-16 1983-12-16 Ｉｃパツケ−ジ

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63268261A (ja) * 1987-04-24 1988-11-04 Toray Silicone Co Ltd 樹脂封止型半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5019361A (ja) * 1973-06-20 1975-02-28
JPS5111762B1 (ja) * 1970-09-03 1976-04-14

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5111762B1 (ja) * 1970-09-03 1976-04-14
JPS5019361A (ja) * 1973-06-20 1975-02-28

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63268261A (ja) * 1987-04-24 1988-11-04 Toray Silicone Co Ltd 樹脂封止型半導体装置

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