JPS6022264A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6022264A JPS6022264A JP58131254A JP13125483A JPS6022264A JP S6022264 A JPS6022264 A JP S6022264A JP 58131254 A JP58131254 A JP 58131254A JP 13125483 A JP13125483 A JP 13125483A JP S6022264 A JPS6022264 A JP S6022264A
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- JP
- Japan
- Prior art keywords
- microprocessor
- processor
- subordinate
- input
- microprocessors
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Software Systems (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、データ収集システム、データ分析システム、
その他のマイクロプロセッサを応用したデータ処理装置
に関するものである。
その他のマイクロプロセッサを応用したデータ処理装置
に関するものである。
従来例の構成とその問題点
近年、マイクロプロセッサを応用したデータ処理装置は
広汎な分野で使用されており、大量のデータの処理に使
用される事もまれではない。
広汎な分野で使用されており、大量のデータの処理に使
用される事もまれではない。
この様な場合、単一のマイクロプロセッサでハ十分な処
理速度が得られない事が多く、複数のマイクロプロセッ
サを用いて、いわゆるマルチプロセッサシステムによっ
てデータ処理装置を構成する事が一般的になってきてい
る。
理速度が得られない事が多く、複数のマイクロプロセッ
サを用いて、いわゆるマルチプロセッサシステムによっ
てデータ処理装置を構成する事が一般的になってきてい
る。
第１図はこの様な複数のマイクロプロセッサを用いた従
来のデータ処理装置の構成を示したものであり、図中、
１はデータ処理用マイクロプロセッサ、２はデータ処理
用マイクロプロセッサが専用するメモリ、３は入出力用
マイクロプロセッサ、４は入出力用マイクロプロセッサ
が専用するメモリ、６はデータ処理用マイクロプロセッ
サ１と入出力用マイクロプロセッサ３ｆ：接続する為の
入出力ポート、６は外部機器との入出カケ行う為の入出
力ボートである。
来のデータ処理装置の構成を示したものであり、図中、
１はデータ処理用マイクロプロセッサ、２はデータ処理
用マイクロプロセッサが専用するメモリ、３は入出力用
マイクロプロセッサ、４は入出力用マイクロプロセッサ
が専用するメモリ、６はデータ処理用マイクロプロセッ
サ１と入出力用マイクロプロセッサ３ｆ：接続する為の
入出力ポート、６は外部機器との入出カケ行う為の入出
力ボートである。
以上の様に構成された従来のデータ処理装置について、
その動作を説明する。まず外部機器からのデータは入出
カポ−トロを通って入出力用マイクロプロセンサ３に入
力され、ここでデータ型式の変更等の前処理を受けた後
、接続用の入出力ポート５を通じてデータ処理用マイク
ロプロセッサ１に送られ、必要な処理が行なわれる。処
理の完了したデータはデータ処理用マイクロプロセッサ
１から接続用の入出カポ−トロ全通して入出力用マイク
ロプロセッサ３に送られ、必要な後処理を受けた後、入
出カポ−トロを通して外部機器に出力される。
その動作を説明する。まず外部機器からのデータは入出
カポ−トロを通って入出力用マイクロプロセンサ３に入
力され、ここでデータ型式の変更等の前処理を受けた後
、接続用の入出力ポート５を通じてデータ処理用マイク
ロプロセッサ１に送られ、必要な処理が行なわれる。処
理の完了したデータはデータ処理用マイクロプロセッサ
１から接続用の入出カポ−トロ全通して入出力用マイク
ロプロセッサ３に送られ、必要な後処理を受けた後、入
出カポ−トロを通して外部機器に出力される。
しかしながら、上記の従来の構成では２つのマイクロプ
ロセッサの接続を入出力ポートで行っている為、データ
の転送の速度に限界があり、したがってマイクロプロセ
ッサの数を増しても全体の処理速度はあ捷り向上せず、
さらにハードウェアが大きくなり、プログラムが複雑に
なる等の問題哉を有していた。
ロセッサの接続を入出力ポートで行っている為、データ
の転送の速度に限界があり、したがってマイクロプロセ
ッサの数を増しても全体の処理速度はあ捷り向上せず、
さらにハードウェアが大きくなり、プログラムが複雑に
なる等の問題哉を有していた。
、発明の目的
本発明は上記従来の問題点を解消するもので、小さいハ
ードウェアで実現でき、簡単なプログラムで使用できる
とともに、柔軟な拡張性を有し、容易に処理速度を向上
させ得るデータ処理装置を提供することを目的とする。
ードウェアで実現でき、簡単なプログラムで使用できる
とともに、柔軟な拡張性を有し、容易に処理速度を向上
させ得るデータ処理装置を提供することを目的とする。
発明の構成
本発明は、実際のデータ処理を受け持つ複数の従属マイ
クロプロセッサと、外部とのデータの入出力及びこれら
の入出力データの各従属マイクロプロセッサへの分配及
び集取を受け持つ単一の主マイクロプロセッサと、メモ
リ空間の分割及び使用権の調停を行う制御回路とを備え
たデータ処理装置であり、主マイクロプロセッサのメモ
リ空間を分割して各従属マイクロプロセッサと共有させ
る事により、両者間のデータ転送を容易かつ高速に行な
わせ、全体の処理速度を大幅に向上させることができる
ものである。
クロプロセッサと、外部とのデータの入出力及びこれら
の入出力データの各従属マイクロプロセッサへの分配及
び集取を受け持つ単一の主マイクロプロセッサと、メモ
リ空間の分割及び使用権の調停を行う制御回路とを備え
たデータ処理装置であり、主マイクロプロセッサのメモ
リ空間を分割して各従属マイクロプロセッサと共有させ
る事により、両者間のデータ転送を容易かつ高速に行な
わせ、全体の処理速度を大幅に向上させることができる
ものである。
実施例の説明
第２図は本発明の一実施例におけるデータ処理装置の構
成を示したものであり、１ｏは主マイクロプロセッサ、
１１は外部機器との入出力を行う入出力ポート、１２は
メモリ空間の分割及び使用権の調停を行う制御回路、１
３は主マイクロプロセッサ専用のメモリ、１４はバスの
切換えを行う為の３ステートバツフハ１６は従属マイク
ロプロセッサ、１６は共有メモリである。１７の３ステ
ートバツフア、１８の従属マイクロプロセ・ンサ１９の
共有メモリはそれぞれ１４，１５，１６と同等のもので
ある。
成を示したものであり、１ｏは主マイクロプロセッサ、
１１は外部機器との入出力を行う入出力ポート、１２は
メモリ空間の分割及び使用権の調停を行う制御回路、１
３は主マイクロプロセッサ専用のメモリ、１４はバスの
切換えを行う為の３ステートバツフハ１６は従属マイク
ロプロセッサ、１６は共有メモリである。１７の３ステ
ートバツフア、１８の従属マイクロプロセ・ンサ１９の
共有メモリはそれぞれ１４，１５，１６と同等のもので
ある。
第３図は制御回路１２の構成の詳細と各マイクロプロセ
ッサとの接続を示したものであって、２゜は主マイクロ
プロセッサ９の上位アドレスから各従属マイクロプロセ
ッサ１５．１８へノくスの開放を要求する信号を作るデ
コーダ回路、２１は各従属マイクロプロセッサのバス開
放受理信号を選択する為のセレクタ回路、２２は各従属
マイクロプロセッサに起動信号を与え、かつ各従属マイ
クロプロセッサの処理終了を調べる為のコントロールポ
ート回路である。
ッサとの接続を示したものであって、２゜は主マイクロ
プロセッサ９の上位アドレスから各従属マイクロプロセ
ッサ１５．１８へノくスの開放を要求する信号を作るデ
コーダ回路、２１は各従属マイクロプロセッサのバス開
放受理信号を選択する為のセレクタ回路、２２は各従属
マイクロプロセッサに起動信号を与え、かつ各従属マイ
クロプロセッサの処理終了を調べる為のコントロールポ
ート回路である。
以上の様に構成された本実施例におけるデータ処理装置
の動作について、以下第４図に示すフローチャートにし
たがって説明する０第４図体）は主マイクロプロセッサ
１０の処理フローチャートであり、（ｂ）は従属マイク
ロプロセッサ１８の処理フローチャートである。まず、
外部機器から入出力ポート１１を通って入力されたデー
タは、主マイクロプロセッサ１ｏにより、第１の共有メ
モリ１６に格納される。この時主マイクロプロセッサ９
が第１の共有メモリ１６をアクセスしようとすると、そ
の上位アドレスから第１の従属マイクロプロセッサ１６
に対するバス開放要求信号が、デコーダ回路２ｏによっ
て作られ第１の従属マイクロプロセッサ１５に与えられ
る。第１の従属マイクロプロセッサ１６はバス開放要求
を受けつけると受理信号をセレクタ回路２１を通して主
マイクロプロセッサ１０に送る。この受理信号により、
３ステートバツフア１４が開かれ、同時に主マイクロプ
ロセッサ１０は待機状態を解除されて、共有メモリ１６
へのアクセスを行うことになる。データの格納が終了す
ると、主マイクロプロセッサ１ｏは第１の共有メモリ１
６をアクセスしなくなるのでデコーダ回路２０からのバ
ス開放要求が出なくなリ、したがって第１の共有メモリ
１６は第１の従属マイクロプロセッサ１５と接続される
。次にコントロールポート２２を通して主マイクロプロ
セッサ１０ｉ／Ｃより第１の従属マイクロプロセッサ１
６に割込要求が出され、これによって従属マイクロプロ
セッサ１５が起動し、処理が開始される。同様にして第
２の共有メモリ１９にもデータが格納され、第２の従属
プロセッサ１８が起動され処理が開始される。従属プロ
セッサ１６．１８は起動をかけられると、共有メモリ上
のデータの処理を行い、処理が終了すると停止し、それ
を示すホールト信号が出力される。主マイクロプロセッ
サ１゜はコントロールポート２２を通してこのホールト
信号を調べ、処理終了を確認すると格納時と同様の動作
で、共有メモｌＪ１．６．１９から結果を取り出し、入
出力ポート１１を通して外部機器に出力する事になる。
の動作について、以下第４図に示すフローチャートにし
たがって説明する０第４図体）は主マイクロプロセッサ
１０の処理フローチャートであり、（ｂ）は従属マイク
ロプロセッサ１８の処理フローチャートである。まず、
外部機器から入出力ポート１１を通って入力されたデー
タは、主マイクロプロセッサ１ｏにより、第１の共有メ
モリ１６に格納される。この時主マイクロプロセッサ９
が第１の共有メモリ１６をアクセスしようとすると、そ
の上位アドレスから第１の従属マイクロプロセッサ１６
に対するバス開放要求信号が、デコーダ回路２ｏによっ
て作られ第１の従属マイクロプロセッサ１５に与えられ
る。第１の従属マイクロプロセッサ１６はバス開放要求
を受けつけると受理信号をセレクタ回路２１を通して主
マイクロプロセッサ１０に送る。この受理信号により、
３ステートバツフア１４が開かれ、同時に主マイクロプ
ロセッサ１０は待機状態を解除されて、共有メモリ１６
へのアクセスを行うことになる。データの格納が終了す
ると、主マイクロプロセッサ１ｏは第１の共有メモリ１
６をアクセスしなくなるのでデコーダ回路２０からのバ
ス開放要求が出なくなリ、したがって第１の共有メモリ
１６は第１の従属マイクロプロセッサ１５と接続される
。次にコントロールポート２２を通して主マイクロプロ
セッサ１０ｉ／Ｃより第１の従属マイクロプロセッサ１
６に割込要求が出され、これによって従属マイクロプロ
セッサ１５が起動し、処理が開始される。同様にして第
２の共有メモリ１９にもデータが格納され、第２の従属
プロセッサ１８が起動され処理が開始される。従属プロ
セッサ１６．１８は起動をかけられると、共有メモリ上
のデータの処理を行い、処理が終了すると停止し、それ
を示すホールト信号が出力される。主マイクロプロセッ
サ１゜はコントロールポート２２を通してこのホールト
信号を調べ、処理終了を確認すると格納時と同様の動作
で、共有メモｌＪ１．６．１９から結果を取り出し、入
出力ポート１１を通して外部機器に出力する事になる。
第５図は、メモリ１３、共有メモＩ７１６ 、１９の容
量がそれぞれ８ＫＢｙｔｅである時の主マイクロプロセ
ッサ１０のメモリ空間と従属マイクロプロセッサ１５，
１８のメモリ空間の関係を示したメモリマツプ図で、主
マイクロプロセッサ１０の２０００Ｈ〜３ＦＦＦＨ番地
が第１の共有メモリとして、第１の従属マイクロプロセ
ッサの００００）（〜１ＦＦＦＨ番地と共有され、同様
に４０００Ｈ〜５ＦＦＦＨ番地が第２の共有メモリとし
て、第２の従属マイクロプロセッサの０ＯＯＯＨ〜１Ｆ
ＦＦＨ１地と共有されることになる。但しここでＨは１
６進数を示す添え字である。
量がそれぞれ８ＫＢｙｔｅである時の主マイクロプロセ
ッサ１０のメモリ空間と従属マイクロプロセッサ１５，
１８のメモリ空間の関係を示したメモリマツプ図で、主
マイクロプロセッサ１０の２０００Ｈ〜３ＦＦＦＨ番地
が第１の共有メモリとして、第１の従属マイクロプロセ
ッサの００００）（〜１ＦＦＦＨ番地と共有され、同様
に４０００Ｈ〜５ＦＦＦＨ番地が第２の共有メモリとし
て、第２の従属マイクロプロセッサの０ＯＯＯＨ〜１Ｆ
ＦＦＨ１地と共有されることになる。但しここでＨは１
６進数を示す添え字である。
以上の様に本実施例によれば、デコーダ回路２０゜セレ
クタ回路２１及びコントロールポート２２で構成された
制御回路により、極めて簡潔な構成で従属マイクロプロ
セッサの数だけの処理全並行して高速に行なわせること
ができる。
クタ回路２１及びコントロールポート２２で構成された
制御回路により、極めて簡潔な構成で従属マイクロプロ
セッサの数だけの処理全並行して高速に行なわせること
ができる。
なお、本実施例では従属マイクロプロセッサが２個の場
合を示したが、３ステートバツフア、共有メモリ及び従
属マイクロプロセッサの３つを組□として、任意の個数
だけ容易に増設できる。
合を示したが、３ステートバツフア、共有メモリ及び従
属マイクロプロセッサの３つを組□として、任意の個数
だけ容易に増設できる。
また第４図のフローチャートでは各従属マイクロプロセ
ッサに逐次的にデータを分配していく方法を示したが、
割込等を用いて、より動的な処理を行う様にしてもよい
のはいうまでもない。
ッサに逐次的にデータを分配していく方法を示したが、
割込等を用いて、より動的な処理を行う様にしてもよい
のはいうまでもない。
発明の効果
本発明は、複数の従属マイクロプロセッサと単一の主マ
イクロプロセッサ間のデータの転送を主マイクロプロセ
ッサのメモリ空間を分割し、夫々の従属マイクロプロセ
ッサのメモリ空間として共有するという方法によって行
う為、従来の方式でボトルネックとなっていた転送時間
を大幅に短縮でき、かつ従属マイクロプロセッサと同数
の処理を並行して行える為に、全体の処理速度を大幅に
向上させることができ、さらにプログラムも極めて簡潔
なものでよく、かつ柔軟な拡張性を有する優れたデータ
処理装置を実現できるものである０
イクロプロセッサ間のデータの転送を主マイクロプロセ
ッサのメモリ空間を分割し、夫々の従属マイクロプロセ
ッサのメモリ空間として共有するという方法によって行
う為、従来の方式でボトルネックとなっていた転送時間
を大幅に短縮でき、かつ従属マイクロプロセッサと同数
の処理を並行して行える為に、全体の処理速度を大幅に
向上させることができ、さらにプログラムも極めて簡潔
なものでよく、かつ柔軟な拡張性を有する優れたデータ
処理装置を実現できるものである０
第１図は従来のデータ処理装置の構成図、第２図は本発
明の一実施例におけるデータ処理装置の構成図、第３図
は第２図における各マイクロプロセッサ及び制御回路の
詳細図、第４図（−）及び（ｂ）は同データ処理装置の
動作を示すフローチャート、第５図はそのメモリ空間の
相互関係を示すメモリマツプ図である。 １・・・・・・データ処理用マイクロプロセッサ、２・
・・・・・メモリ、３・・・・・・入出力用マイクロプ
ロセッサ、４・・・・・メモリ、５・・・・・・接続用
入出力ポート、６・・・・・・入出力ポート、１ｏ・・
・・・・主マイクロプロセッサ、１１・・・・・・入出
力ポート、１２・・・・・・制御回路、１３・・・・・
・メモリ、１４・・・・・・３ステートバツフア、１６
・・・・・・第１の従属マイクロプロセッサ、１６・・
・・・・第１の共有メモリ、１７・・・・・・３ステー
トバツフア、１８・・・・・・第２の従属マイクロプロ
セッサ、１９・・・・・・第２の共有メモリ、２０・・
・・・・デコーダ回路、２１・・・・・・セレクタ回路
、２２・・・・・・コントロールポート。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第４
図 （ｏＬ）（′ｂ） 第５図
明の一実施例におけるデータ処理装置の構成図、第３図
は第２図における各マイクロプロセッサ及び制御回路の
詳細図、第４図（−）及び（ｂ）は同データ処理装置の
動作を示すフローチャート、第５図はそのメモリ空間の
相互関係を示すメモリマツプ図である。 １・・・・・・データ処理用マイクロプロセッサ、２・
・・・・・メモリ、３・・・・・・入出力用マイクロプ
ロセッサ、４・・・・・メモリ、５・・・・・・接続用
入出力ポート、６・・・・・・入出力ポート、１ｏ・・
・・・・主マイクロプロセッサ、１１・・・・・・入出
力ポート、１２・・・・・・制御回路、１３・・・・・
・メモリ、１４・・・・・・３ステートバツフア、１６
・・・・・・第１の従属マイクロプロセッサ、１６・・
・・・・第１の共有メモリ、１７・・・・・・３ステー
トバツフア、１８・・・・・・第２の従属マイクロプロ
セッサ、１９・・・・・・第２の共有メモリ、２０・・
・・・・デコーダ回路、２１・・・・・・セレクタ回路
、２２・・・・・・コントロールポート。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第４
図 （ｏＬ）（′ｂ） 第５図
Claims (1)
- 単一の主マイクロプロセッサと、複数の従属マイクロプ
ロセッサと、前記主マイクロプロセッサに接続された入
出力部と、前記主マイクロプロセッサのメモリ空間を分
割してその夫々を前記各従属マイクロプロセッサのメモ
リ空間と共有させる手段と、前記主マイクロプロセッサ
が従属プロセッサのうちの一つと共有しているメモリ空
間をアクセスしようとする時のみその従属プロセッサに
メモリ空間の使用権を放棄させる調停手段とを具備して
なるデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131254A JPS6022264A (ja) | 1983-07-18 | 1983-07-18 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131254A JPS6022264A (ja) | 1983-07-18 | 1983-07-18 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6022264A true JPS6022264A (ja) | 1985-02-04 |
Family
ID=15053607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131254A Pending JPS6022264A (ja) | 1983-07-18 | 1983-07-18 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022264A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61272861A (ja) * | 1985-05-28 | 1986-12-03 | Yokogawa Electric Corp | マルチプロセツサ装置 |
| JPS6481066A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Connection system for multi-processor |
| EP0746155A3 (en) * | 1995-06-02 | 1999-01-20 | Matsushita Electric Industrial Co., Ltd. | Multistandards television receiver |
-
1983
- 1983-07-18 JP JP58131254A patent/JPS6022264A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61272861A (ja) * | 1985-05-28 | 1986-12-03 | Yokogawa Electric Corp | マルチプロセツサ装置 |
| JPS6481066A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Connection system for multi-processor |
| EP0746155A3 (en) * | 1995-06-02 | 1999-01-20 | Matsushita Electric Industrial Co., Ltd. | Multistandards television receiver |
| US6137537A (en) * | 1995-06-02 | 2000-10-24 | Matsushita Electric Industrial Co., Ltd. | Television receiver for receiving multi-standards |
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