JPS60225948A - デバツグ装置 - Google Patents
デバツグ装置Info
- Publication number
- JPS60225948A JPS60225948A JP59083399A JP8339984A JPS60225948A JP S60225948 A JPS60225948 A JP S60225948A JP 59083399 A JP59083399 A JP 59083399A JP 8339984 A JP8339984 A JP 8339984A JP S60225948 A JPS60225948 A JP S60225948A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- cpu
- address
- data
- operation code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、マイクロコンピュータにおけるデバッグ装置
に関する。
に関する。
あるＣＰＵにおいて紘、オペコードフェッチ用のバッフ
ァを内部に数パ’（）持っているものがあり、ｃｐｏが
現在実行しているアドレスから以降、次々とオペコード
を先読みしてバッファに蓄えている。これは、ＣＰＵが
メモリからオペコードをフェッチしているアドレスと、
その時実行しているアドレスが食い違うていることを意
味する。
ァを内部に数パ’（）持っているものがあり、ｃｐｏが
現在実行しているアドレスから以降、次々とオペコード
を先読みしてバッファに蓄えている。これは、ＣＰＵが
メモリからオペコードをフェッチしているアドレスと、
その時実行しているアドレスが食い違うていることを意
味する。
従って、ある番地、即ちブレークポイント番地を実行し
九時、ＣＰＵに割込みをかける場合、ブレークポイント
番地をラッチ回路にラウチさせ、ＣＰＵのブトレスパス
と比較し、一致したときにＣＰＵに割込みをかけるとい
う・やり方では、割込みがかかったときはまだＣＰＵは
その数バイト手前までしか実行しておらず、東際にブレ
ークポイント番地を実行し九ときく割込みをかけること
は困難であった。
九時、ＣＰＵに割込みをかける場合、ブレークポイント
番地をラッチ回路にラウチさせ、ＣＰＵのブトレスパス
と比較し、一致したときにＣＰＵに割込みをかけるとい
う・やり方では、割込みがかかったときはまだＣＰＵは
その数バイト手前までしか実行しておらず、東際にブレ
ークポイント番地を実行し九ときく割込みをかけること
は困難であった。
また、あるｃｐｕ（例えば８０８８１．８０８６３では
。
。
あるモードで使えば、ＣＰＵのステータスを追って実現
できるが、別のモードではステータスが出力されず、ｒ
Ｉ！ｌ嫌のことを行うのは困難であった。
できるが、別のモードではステータスが出力されず、ｒ
Ｉ！ｌ嫌のことを行うのは困難であった。
本発明は上記の点に鑑みなされたもので、その目的とす
るところは、オペコードを先読みするＣＰＵにおいて、
デパ、り機能を向上させるにある。
るところは、オペコードを先読みするＣＰＵにおいて、
デパ、り機能を向上させるにある。
以下、本発明を一実施例として掲げた図面を参照して説
明する。
明する。
データバスバッファ１は、通常イネーブル状態にあり、
ＣＰＵがメモリ又は！乃に対して、アクセスする場合°
、該バッフ１１を介して行われる。
ＣＰＵがメモリ又は！乃に対して、アクセスする場合°
、該バッフ１１を介して行われる。
バッファ２は通常ディイープル状類でデータバスに影響
を与えない。ラッチ４はブレークポイント番地をラッチ
しておくもので、！２０コマンドにより制御される。コ
ンパン−夕５は、ブレークポイント番地とアドレスバス
とを常に比較しており、両者が一致したとき、負論理ア
クティブ信号を出力する。さらに、この信号はＡＮＤ回
路６に人力され、ｃｐσの■勢璧、ＤＴ／Ｒ信号とＡＮ
Ｄをとっている。この２つの信号によりＣＰＵがメモリ
に対して、データをリードしているサイクルヲ検出して
いる。
を与えない。ラッチ４はブレークポイント番地をラッチ
しておくもので、！２０コマンドにより制御される。コ
ンパン−夕５は、ブレークポイント番地とアドレスバス
とを常に比較しており、両者が一致したとき、負論理ア
クティブ信号を出力する。さらに、この信号はＡＮＤ回
路６に人力され、ｃｐσの■勢璧、ＤＴ／Ｒ信号とＡＮ
Ｄをとっている。この２つの信号によりＣＰＵがメモリ
に対して、データをリードしているサイクルヲ検出して
いる。
従つて、前記コンバレー！器の一致信号がアクティブ状
態にあるとき、即ちブレークポイント番地のメモリの内
容をリードし九とき、ＡＮＤ回路６がアクディプになり
、データバスバッファ１がデイセーブル、バッフ１２が
イネーブルになり。
態にあるとき、即ちブレークポイント番地のメモリの内
容をリードし九とき、ＡＮＤ回路６がアクディプになり
、データバスバッファ１がデイセーブル、バッフ１２が
イネーブルになり。
予めセクトシ九ソフトウェア割込みのすベコード３がデ
ータバス上に現れ、ＣＰＵがこのデー！をリードし、Ｃ
ＰＵ内のオペコードフェ、チバッ７１に格納される。
ータバス上に現れ、ＣＰＵがこのデー！をリードし、Ｃ
ＰＵ内のオペコードフェ、チバッ７１に格納される。
その後、このブレークポイント番地のソフトウェア割込
みのオペコードが実行されたとき１割込みが発生する。
みのオペコードが実行されたとき１割込みが発生する。
このオペコ−ドは１バイトなので。
割込み処理先のプログラムから笑るときに、ブレークポ
イントの番地を替え、嘴り番地から１ｉＩ地前に閤せば
通常どおり実行することができる。
イントの番地を替え、嘴り番地から１ｉＩ地前に閤せば
通常どおり実行することができる。
なお、上記寮流側ではＣＰ Ｕ Ｋ ８０８Ｂを用いた
場合を示したが、すペコードを先読みする他のＣＰＵＫ
つＩｎｆ４ＭｌｊＫ９！施することができる。
場合を示したが、すペコードを先読みする他のＣＰＵＫ
つＩｎｆ４ＭｌｊＫ９！施することができる。
本発明は上記のように、データバスを分離するバッファ
と、ソフトウェア割込みのオペコードを発生する回路と
、該オペコードをデータバスにのせるバッフ１と、ブレ
ークポイントをラッチするラッチ回路と、アドレスバス
と上記ラッチ出力信号を比較し一致を検出するコンパン
−夕とから成り、ＣＰ［Ｔがメ毫すからデータをリード
する際、上記コンパレータが一致を検出しているとき、
上記両パフフ１を切替え、上記ソフトウェア割込みのオ
ペコードをＣＰＵにリードさせるようにしたことを特徴
とするので、オペコードを先読みする使った場合では任
意の番地をＣＰＵが実行し九とき、割込みをかけること
が可能となシ、デバッグ機能の向上が図れる。
と、ソフトウェア割込みのオペコードを発生する回路と
、該オペコードをデータバスにのせるバッフ１と、ブレ
ークポイントをラッチするラッチ回路と、アドレスバス
と上記ラッチ出力信号を比較し一致を検出するコンパン
−夕とから成り、ＣＰ［Ｔがメ毫すからデータをリード
する際、上記コンパレータが一致を検出しているとき、
上記両パフフ１を切替え、上記ソフトウェア割込みのオ
ペコードをＣＰＵにリードさせるようにしたことを特徴
とするので、オペコードを先読みする使った場合では任
意の番地をＣＰＵが実行し九とき、割込みをかけること
が可能となシ、デバッグ機能の向上が図れる。
また、本発明をシステム内に使えば、トレースなど自己
機能として使用でき、システムの信頼性、が向上する。
機能として使用でき、システムの信頼性、が向上する。
図面は本発明の一実施例を示す回路構成図である。
！・・・データバスバッフ１．２・・・バッフ１．３・
・・ソフトウェア割込みのオペコード値設定回路、４・
・・ラッチ回路、５・・・コンパレータ、６・・・ＡＮ
Ｄ回路。 特許出願人 松下電工株式会社 代理人弁理士 竹 元 敏 丸 （ほか２名］
・・ソフトウェア割込みのオペコード値設定回路、４・
・・ラッチ回路、５・・・コンパレータ、６・・・ＡＮ
Ｄ回路。 特許出願人 松下電工株式会社 代理人弁理士 竹 元 敏 丸 （ほか２名］
Claims (1)
- １１） データバスを分離するバッフ１と、ソフトウェ
ア側塔みのオペコードを発生する回路と、該オペコード
をデータバスにのせるバッフ１と、ブレークポイントを
ラッチするラッチ［路と、アドレスバスと上記）、チ出
力信号を比較し一致を検出するコンパレータとから成り
、ＣＰＵがメモリからデータをリードする際、上記コン
パノー夕が一致を検出しているとき、上記両バッフ１を
切替え、上記ソフトウェア割込みのオペコード上０２口
にリードさせるようにしたことを特徴とするデバッグ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083399A JPS60225948A (ja) | 1984-04-24 | 1984-04-24 | デバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083399A JPS60225948A (ja) | 1984-04-24 | 1984-04-24 | デバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60225948A true JPS60225948A (ja) | 1985-11-11 |
Family
ID=13801347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59083399A Pending JPS60225948A (ja) | 1984-04-24 | 1984-04-24 | デバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225948A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02103604A (ja) * | 1988-10-12 | 1990-04-16 | Mitsubishi Electric Corp | プログラマブルコントローラ |
| JPH06332751A (ja) * | 1993-05-24 | 1994-12-02 | Nec Corp | システム動作情報収集装置 |
-
1984
- 1984-04-24 JP JP59083399A patent/JPS60225948A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02103604A (ja) * | 1988-10-12 | 1990-04-16 | Mitsubishi Electric Corp | プログラマブルコントローラ |
| JPH06332751A (ja) * | 1993-05-24 | 1994-12-02 | Nec Corp | システム動作情報収集装置 |
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