JPS60240141A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60240141A JPS60240141A JP9701384A JP9701384A JPS60240141A JP S60240141 A JPS60240141 A JP S60240141A JP 9701384 A JP9701384 A JP 9701384A JP 9701384 A JP9701384 A JP 9701384A JP S60240141 A JPS60240141 A JP S60240141A
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- polycrystalline silicon
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置の製造方法、特に多層電極配線間の
耐圧の向上を図る製造方法に関する。
耐圧の向上を図る製造方法に関する。
第１図は従来例に係るダイナミックメモリセ〃の上面図
であり、ｌは活性領域、２は第１の多結晶シリコン層、
８は第８の多結晶シリコン層、４は第２の多結晶シリコ
ン層、５と６はコンタクト層、７はアルミニウム配線層
の各パターンである。
であり、ｌは活性領域、２は第１の多結晶シリコン層、
８は第８の多結晶シリコン層、４は第２の多結晶シリコ
ン層、５と６はコンタクト層、７はアルミニウム配線層
の各パターンである。
第２図は第１図のＡ−Ａ’における断面図であり、１１
は半導体基板、１２はフィールド酸化膜、１８は窒化膜
、１４は第１の多結晶シリコン層、１５は絶縁膜、１６
は第２の多結晶シリコン層。
は半導体基板、１２はフィールド酸化膜、１８は窒化膜
、１４は第１の多結晶シリコン層、１５は絶縁膜、１６
は第２の多結晶シリコン層。
１７はＰ２Ｏ層、１８はアルミニウム配線層である。
従来、第１の多結晶シリコン断差のため、Ｂの部分で第
１、第８の多結晶シリコン間の絶縁膜が薄くなり、耐圧
低下あるいはショートして、デバイスが不良になるとい
う欠点があった〇〔発明の目的〕 本発明の目的はこのような欠点を克服し 、多結晶シリ
コン間の耐圧を向上させ、高歩留シの半導体装置の製造
方法を提供する事にある。
１、第８の多結晶シリコン間の絶縁膜が薄くなり、耐圧
低下あるいはショートして、デバイスが不良になるとい
う欠点があった〇〔発明の目的〕 本発明の目的はこのような欠点を克服し 、多結晶シリ
コン間の耐圧を向上させ、高歩留シの半導体装置の製造
方法を提供する事にある。
本発明は、半導体基板上に選択的に厚い酸化膜を形成す
る工程と、該酸化膜上に第１の絶縁膜を形成する工程と
、該第１の絶縁膜上に第１の多結晶シリコン層を形成し
パターンニングする工程と、該第１の多結晶シリコン層
を熱酸化する工程と、第２の多結晶シリコン層を形成し
パターンニングす石工程と、第２の多結晶シリコン層を
熱酸化する工程と、ＣＶＤ酸化膜を成長する工程と、第
３の多結晶シリコン層を形成しパターンニングする工程
とを含む事を特徴とする。
る工程と、該酸化膜上に第１の絶縁膜を形成する工程と
、該第１の絶縁膜上に第１の多結晶シリコン層を形成し
パターンニングする工程と、該第１の多結晶シリコン層
を熱酸化する工程と、第２の多結晶シリコン層を形成し
パターンニングす石工程と、第２の多結晶シリコン層を
熱酸化する工程と、ＣＶＤ酸化膜を成長する工程と、第
３の多結晶シリコン層を形成しパターンニングする工程
とを含む事を特徴とする。
以下図面を参照して本発明の詳細な説明する。
第３図（ａ）〜（ｇ）は本発明の実施例にかかる製造方
法を説明するための断面図を示す０まず、第３図（ａ）
のように従来技術を用いて半導体基板１０１上に選択的
にフィールド酸化膜１０２を形成した後、活性領域を酸
化して第１の酸化膜１０３を形成し、窒化晶シリコン１
０５を成長させ、フォトエツチング法によシハターンニ
ングする。
法を説明するための断面図を示す０まず、第３図（ａ）
のように従来技術を用いて半導体基板１０１上に選択的
にフィールド酸化膜１０２を形成した後、活性領域を酸
化して第１の酸化膜１０３を形成し、窒化晶シリコン１
０５を成長させ、フォトエツチング法によシハターンニ
ングする。
次いで、該第１の多結晶シリコン１０５を熱酸化して第
２の酸化膜１０６を形成する０その後リン酸で核窒化膜
１０４をエツチングし、さらに弗酸系エツチング液で該
第１の酸化膜１０３をエツチングし、熱酸化膜１０７を
３００λ〜５００Ｘ形成する（第３図（ｂ））。
２の酸化膜１０６を形成する０その後リン酸で核窒化膜
１０４をエツチングし、さらに弗酸系エツチング液で該
第１の酸化膜１０３をエツチングし、熱酸化膜１０７を
３００λ〜５００Ｘ形成する（第３図（ｂ））。
つづいて図示はされていないが第２の多結晶シリコンを
４０００＾〜６０００λ成長し、パターンニングする。
４０００＾〜６０００λ成長し、パターンニングする。
そして余分な部分の該ゲート酸化膜１０７をエツチング
し、熱酸化して第３の酸化膜１０８を形成した後■／Ｉ
法によシンース・ドレイン部１０９を形成して第３図（
ｃ） ’ｅ得る０ そして第３図（ｄ）のようにＣＶＤ法によりＡ４の酸化
膜１１０を５００Ｘ〜２０００Ｘ成長し、熱処理？して
該第４の酸化膜１１０を堅める。この熱処理は省略して
もよい。
し、熱酸化して第３の酸化膜１０８を形成した後■／Ｉ
法によシンース・ドレイン部１０９を形成して第３図（
ｃ） ’ｅ得る０ そして第３図（ｄ）のようにＣＶＤ法によりＡ４の酸化
膜１１０を５００Ｘ〜２０００Ｘ成長し、熱処理？して
該第４の酸化膜１１０を堅める。この熱処理は省略して
もよい。
次に第３図（ｅ）のようにコンタクト孔１１１を７オト
エツチング法により形成し、第３の多結晶シリコｙ １
１２ を形成およびパターンニングするト第３図（ｆ＞
のようになるＯ 以後は従来と同じようにＰＳＧ膜１１３を形成し、図示
はされていないがコンタクト孔を開け、アルミニウム配
線層１１４を形成する（第３図（ｇ））。
エツチング法により形成し、第３の多結晶シリコｙ １
１２ を形成およびパターンニングするト第３図（ｆ＞
のようになるＯ 以後は従来と同じようにＰＳＧ膜１１３を形成し、図示
はされていないがコンタクト孔を開け、アルミニウム配
線層１１４を形成する（第３図（ｇ））。
このように、エツチングにより第１の多結晶シリコンの
端部で酸化膜が薄くなシ特に第３の多結晶シリコンとの
間の耐圧が低下あるいはショートするという欠点を、第
１．第２の多結晶シリコンと第３の多結晶シリコンとの
間にＣＶＤ酸化膜を５００人〜２０００Ｘ、成長させる
ことにより解消できる。
端部で酸化膜が薄くなシ特に第３の多結晶シリコンとの
間の耐圧が低下あるいはショートするという欠点を、第
１．第２の多結晶シリコンと第３の多結晶シリコンとの
間にＣＶＤ酸化膜を５００人〜２０００Ｘ、成長させる
ことにより解消できる。
〔４明の効果〕
以上説明したように本発明によれば、多結晶シリコン層
間の耐圧低下、あるいは７ヨートの為不良になっていた
ものが良品となるので、集積回路の歩留ｐが大幅に向上
するという効果がある。
間の耐圧低下、あるいは７ヨートの為不良になっていた
ものが良品となるので、集積回路の歩留ｐが大幅に向上
するという効果がある。
第１図は従来例に係るダイナミックメモリセルの上面図
、第２図は第１図のＡ −Ａ’の断面図、第３図（ａ）
〜（９）は本発明の実施例に係る製造方法を説明するた
めの断面図である０ １、・・・活性領域パターン ２．３．４・・・多結晶シリコン層ツクターン５．６・
・・コンタクト孔ノくターン ７・・・、アルミニウム配線層ノ々ターン１１ 、１０
１・・・半導体基板 １２．１０２・・・フィールド酸化膜 １３、１０３．１０４・・・絶縁膜 １４．１６，１０５．１１２・・・多結晶シリコン層１
５ 、１０６ 、１０７ 、１０８．１１０・・・絶縁
膜１７．１１３・・・ＰＳＧ層 １８、１１４・・・アルミニウム配線層特許出願人 日
本電気株式会社 、−２Ｂ 第２図
、第２図は第１図のＡ −Ａ’の断面図、第３図（ａ）
〜（９）は本発明の実施例に係る製造方法を説明するた
めの断面図である０ １、・・・活性領域パターン ２．３．４・・・多結晶シリコン層ツクターン５．６・
・・コンタクト孔ノくターン ７・・・、アルミニウム配線層ノ々ターン１１ 、１０
１・・・半導体基板 １２．１０２・・・フィールド酸化膜 １３、１０３．１０４・・・絶縁膜 １４．１６，１０５．１１２・・・多結晶シリコン層１
５ 、１０６ 、１０７ 、１０８．１１０・・・絶縁
膜１７．１１３・・・ＰＳＧ層 １８、１１４・・・アルミニウム配線層特許出願人 日
本電気株式会社 、−２Ｂ 第２図
Claims (1)
- 【特許請求の範囲】 半導体基板上に選択的に厚い酸化膜を形成する工程と、 該酸化膜上に第１の絶縁膜を形成する工程と、該第１の
絶縁膜正に第１の多結晶シリコン層を形成しパターンニ
ングする工程と、 該第１の多結晶シリコン層を熱酸化する工程と、第２の
多結晶シリコン層を形成しパターンニングする工程と、 第２の多結晶シリコン層を熱酸化する工程と、Ｇの酸化
膜を成長する工程と、 第３の多結晶シリコン層を形成しパターンニングする工
程とを含む事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9701384A JPS60240141A (ja) | 1984-05-15 | 1984-05-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9701384A JPS60240141A (ja) | 1984-05-15 | 1984-05-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60240141A true JPS60240141A (ja) | 1985-11-29 |
Family
ID=14180444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9701384A Pending JPS60240141A (ja) | 1984-05-15 | 1984-05-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60240141A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5740957A (en) * | 1980-08-26 | 1982-03-06 | Nec Corp | Manufacture of semiconductor device |
-
1984
- 1984-05-15 JP JP9701384A patent/JPS60240141A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5740957A (en) * | 1980-08-26 | 1982-03-06 | Nec Corp | Manufacture of semiconductor device |
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