JPS6029859A - デ−タバツフア装置 - Google Patents
デ−タバツフア装置Info
- Publication number
- JPS6029859A JPS6029859A JP13883183A JP13883183A JPS6029859A JP S6029859 A JPS6029859 A JP S6029859A JP 13883183 A JP13883183 A JP 13883183A JP 13883183 A JP13883183 A JP 13883183A JP S6029859 A JPS6029859 A JP S6029859A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- output
- address
- buffer
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
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- Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、多重化チャネル方式のデータバッファ装置に
関する。
関する。
一般に、音声出力装置等に使用されるデータバッファ装
置は、例えば第１図に示すように構成されている。即ち
、データメモリ１Ｇから一連のデータ列ＤＪが出力バッ
ファ１１（＝格納され、この出力バッファ１１から所定
のタイミングでデータ列ＤＩを時系列化したデータＤ２
が図示しない出力装置へ伝送されるように構成されてい
る。
置は、例えば第１図に示すように構成されている。即ち
、データメモリ１Ｇから一連のデータ列ＤＪが出力バッ
ファ１１（＝格納され、この出力バッファ１１から所定
のタイミングでデータ列ＤＩを時系列化したデータＤ２
が図示しない出力装置へ伝送されるように構成されてい
る。
ところで、第１図において出カバソファ１１からのデー
タＤ２の伝送速度は、データＤ２の内容および出力装置
の性能等によシ異なるが通常低速である。これに対して
、データメモリ１０からのデータ列Ｄ１の転送速度は、
ハードウェアの制限内で高速化できる。この場合、出力
装置がデータ復号化方式を有している場合には、デルタ
メモリ１０（＝おいて符号化によるデータ圧縮の効果も
付加されて、データ列Ｄ１の出力装置に対する実質のデ
ータ転送量比Ｎは通常「Ｎシ１」となる。°これによシ
、多重度をｎとした場合、デー・タパツファ装置の多重
化が「ｎ＜ＮＪの範囲で実現可能となる。
タＤ２の伝送速度は、データＤ２の内容および出力装置
の性能等によシ異なるが通常低速である。これに対して
、データメモリ１０からのデータ列Ｄ１の転送速度は、
ハードウェアの制限内で高速化できる。この場合、出力
装置がデータ復号化方式を有している場合には、デルタ
メモリ１０（＝おいて符号化によるデータ圧縮の効果も
付加されて、データ列Ｄ１の出力装置に対する実質のデ
ータ転送量比Ｎは通常「Ｎシ１」となる。°これによシ
、多重度をｎとした場合、デー・タパツファ装置の多重
化が「ｎ＜ＮＪの範囲で実現可能となる。
上記のような多重化方式のデータバッファ装置は、例え
ば第２図に示すような構成となる。
ば第２図に示すような構成となる。
即ち、データメモリ１０からのデータ列Ｄ１は、制御回
路２０からのタイミング信号ＴＩに応じてバッファメモ
リ２１に送られる。バッファメモリ２１は、アドレスカ
ウンタ（ｎ進自走式）２１から与えられるアドレスＡに
基づいてデータ列ＤＩを格納する。そして、バッファメ
モリ２ノは、制御回路２０からの入出力モード切換指令
信号Ｍに応じてデータＤ２を出力装置（図示せず）へ伝
送する。このとき、制御回路２０から同期信号Ｔ ２．
が上記出力装置へ供、治される。
路２０からのタイミング信号ＴＩに応じてバッファメモ
リ２１に送られる。バッファメモリ２１は、アドレスカ
ウンタ（ｎ進自走式）２１から与えられるアドレスＡに
基づいてデータ列ＤＩを格納する。そして、バッファメ
モリ２ノは、制御回路２０からの入出力モード切換指令
信号Ｍに応じてデータＤ２を出力装置（図示せず）へ伝
送する。このとき、制御回路２０から同期信号Ｔ ２．
が上記出力装置へ供、治される。
このような多重化方式のデータバッファ装置におけるデ
ータの転送タイミングは、例えば第３図（ａ） 、 （
ｂ）に示すようになる０ここで、第３図（ａ）。
ータの転送タイミングは、例えば第３図（ａ） 、 （
ｂ）に示すようになる０ここで、第３図（ａ）。
（ｂ）において、Ｃｈ１〜Ｃｈｎは各出力装置用のｎ個
のチャネルＮＯに対応するデー’９ Ｄ １またはデー
タＤ２である。また、ＩＭ、ＯＭはそれぞれ制御回路２
０の信号Ｍに応じた入力モード区間、出力モード区間で
あシ、またＴはバッファメモリ２ノからの出力データＤ
２の繰返し周期である。
のチャネルＮＯに対応するデー’９ Ｄ １またはデー
タＤ２である。また、ＩＭ、ＯＭはそれぞれ制御回路２
０の信号Ｍに応じた入力モード区間、出力モード区間で
あシ、またＴはバッファメモリ２ノからの出力データＤ
２の繰返し周期である。
ところで、上記のようなタイミングでデータを伝送する
データバッファ装置では、データメモリ１０からバック
アメモリ２１にデータ列Ｄ１を転送する場合、異なった
系列をなす各チャネルのデータを短時間ζ＝順次切替え
て転送することになる。このため、データメモリ１０に
対するアドレスアクセス等の処理が繁雑となシ、多重度
が増大するとデータ転送が困難となる。
データバッファ装置では、データメモリ１０からバック
アメモリ２１にデータ列Ｄ１を転送する場合、異なった
系列をなす各チャネルのデータを短時間ζ＝順次切替え
て転送することになる。このため、データメモリ１０に
対するアドレスアクセス等の処理が繁雑となシ、多重度
が増大するとデータ転送が困難となる。
本発明は上記の事情に鑑みてなされたもので、その目的
は簡単な制御でデータメモリに格納された一連のデータ
列を確実にアクセスして、多重化チャネルを有する出力
装置にチャネル毎のデータを確実に転送できる多重化方
式のデータバッファ装置を提供することにある。
は簡単な制御でデータメモリに格納された一連のデータ
列を確実にアクセスして、多重化チャネルを有する出力
装置にチャネル毎のデータを確実に転送できる多重化方
式のデータバッファ装置を提供することにある。
本発明では、データメモリから出力される一連のデータ
列をチャネル毎のデータとして出力装置に転送するデー
タバッファ装置において、チャネル数に対応する複数の
メモリ素子を備えタハンファメモリが設けられる。この
バッファメモリの各メモリ素子はチャネル数に相当する
アドレスを有している。バッファメモリに対する入力デ
ータを格納するための上記メモリ素子は、バッファメモ
リのデータ出力周期間にチャネル数に応じた歩進動作を
行なう入力データ用メモリセレクト回路にょシセレクト
される。また、バッファメモリがらデータが出力される
際の上記メモリ素子は、バックアメモリのデータ出力周
期間毎に歩進動作を行なう出力データ用メモリセレクト
回路にょシセレクトされる。上記入力データ用メモリセ
レクト回路にｘ９セレクトされるメモリ素子は、バッフ
ァメモリのデータ出力周期毎に歩進動作を行なう入力デ
ータ用メモリアドレスカウンタ回路によ）アドレスの設
定が行なわれる。また、上記出方データ用メモリセレク
ト回路にょシセレクトされるメモリ素子は、バッファメ
モリのデータ出力周期間にチャネル数に応じた歩進動作
を行なう出力データ用メモリアドレスカウンタ回路にょ
シアドレスの設定が行なわれるように構成される。
列をチャネル毎のデータとして出力装置に転送するデー
タバッファ装置において、チャネル数に対応する複数の
メモリ素子を備えタハンファメモリが設けられる。この
バッファメモリの各メモリ素子はチャネル数に相当する
アドレスを有している。バッファメモリに対する入力デ
ータを格納するための上記メモリ素子は、バッファメモ
リのデータ出力周期間にチャネル数に応じた歩進動作を
行なう入力データ用メモリセレクト回路にょシセレクト
される。また、バッファメモリがらデータが出力される
際の上記メモリ素子は、バックアメモリのデータ出力周
期間毎に歩進動作を行なう出力データ用メモリセレクト
回路にょシセレクトされる。上記入力データ用メモリセ
レクト回路にｘ９セレクトされるメモリ素子は、バッフ
ァメモリのデータ出力周期毎に歩進動作を行なう入力デ
ータ用メモリアドレスカウンタ回路によ）アドレスの設
定が行なわれる。また、上記出方データ用メモリセレク
ト回路にょシセレクトされるメモリ素子は、バッファメ
モリのデータ出力周期間にチャネル数に応じた歩進動作
を行なう出力データ用メモリアドレスカウンタ回路にょ
シアドレスの設定が行なわれるように構成される。
以下、図面を参照して本発明の一実施例について説明す
る。第４図は一実施例に係るデータバッファ装置の構成
を示すブロック図である。
る。第４図は一実施例に係るデータバッファ装置の構成
を示すブロック図である。
第４図において、４０はバッファメモリで縦ｍ個、横ｎ
／ｎ１ 個（但しｍ、ｎは整数）の行列からなるｎ個
のメモリ素子（ＲＡＭ素子）４１−１〜４１−ｎを備え
ている。各メモリ素子４１−１〜４１−ｎはそれぞれ独
立のセレクトを受けることが可能であシ、少なくともｎ
以上のアドレスを有する。４２は入力データ用メ七すセ
レクト回路（以下入力用チップセレクタと称する）で鴬
データメモリ１０からバッファメモリ４０ヘデータＤ１
が入力される際の格納先メモリ素子４１−１〜４１−ｎ
をセレクトする。４３は出力データ用メモリセレクト回
路（以下出力用チップセレクタと称する）で、バンクア
メモリ４θからデータＤ２が図示しない出力装置へ転送
される際のメモリ素子４１−１−−４１− ｎをセレク
トする。入力データ用メモリアドレスカウンタ回路（以
下入力用アドレスセクタと称する）４４は、自走式アド
レスカウンタであシ、入力データＤ１が格納される際の
各メモリ素子４１−１〜４１−ｎのアドレス八１をアド
レスセレクタ４５に出力する。出力データ用メモリアド
レスヵクンタ回路（以下出力用アドレスセクタと称する
）４６は、入力用アドレスカウンタ４４と同様の自走式
アドレス力クンタであり、バンクアメモリ４ｏがらデー
タＤ２が出力される際の各メモリ素子４ノー１〜４１−
ｎのアドレスＡ２をアドレスセレクタ４５に出カスる。
／ｎ１ 個（但しｍ、ｎは整数）の行列からなるｎ個
のメモリ素子（ＲＡＭ素子）４１−１〜４１−ｎを備え
ている。各メモリ素子４１−１〜４１−ｎはそれぞれ独
立のセレクトを受けることが可能であシ、少なくともｎ
以上のアドレスを有する。４２は入力データ用メ七すセ
レクト回路（以下入力用チップセレクタと称する）で鴬
データメモリ１０からバッファメモリ４０ヘデータＤ１
が入力される際の格納先メモリ素子４１−１〜４１−ｎ
をセレクトする。４３は出力データ用メモリセレクト回
路（以下出力用チップセレクタと称する）で、バンクア
メモリ４θからデータＤ２が図示しない出力装置へ転送
される際のメモリ素子４１−１−−４１− ｎをセレク
トする。入力データ用メモリアドレスカウンタ回路（以
下入力用アドレスセクタと称する）４４は、自走式アド
レスカウンタであシ、入力データＤ１が格納される際の
各メモリ素子４１−１〜４１−ｎのアドレス八１をアド
レスセレクタ４５に出力する。出力データ用メモリアド
レスヵクンタ回路（以下出力用アドレスセクタと称する
）４６は、入力用アドレスカウンタ４４と同様の自走式
アドレス力クンタであり、バンクアメモリ４ｏがらデー
タＤ２が出力される際の各メモリ素子４ノー１〜４１−
ｎのアドレスＡ２をアドレスセレクタ４５に出カスる。
このアドレスセレクタ４５は、制御回路２ｏからの入出
力モード切換指令信号Ｍに応じてアドレスＡ１またはア
ドレスＡ２の一方を選択してバッファメモリ４ｏの各メ
モリ素子４１−１〜４１−ｎに出力する。
力モード切換指令信号Ｍに応じてアドレスＡ１またはア
ドレスＡ２の一方を選択してバッファメモリ４ｏの各メ
モリ素子４１−１〜４１−ｎに出力する。
上記の工うな構成のゲータバッファ装置において、その
動作を説明する。まずデータメモリ１θからデータＤ１
がパックアメモリ４θに入力される場合、制御回路２ｏ
の指令信号Ｍに応じた入力モード（Ｗｒｉｔｅモード）
期間ＩＭに同期してｍ個毎の同一チャネル（ｃｂｉ ）
のデータＤ１がバッファメモリ４ｏに転送される。この
とき第５図に示すような入力用チップセレクタ４２によ
シ列毎のメモリ素子（ｍ個）が同時にセレクトされ、Ｔ
期間にｎ ７ｍ 回転送されてｎ個のメモリ素子４１−
１〜４１−ｎにｎ個のデータが格納される。またこのと
き、入力用アドレスカウンタ４４からのアドレスＡ１が
アドレスセレクタ４５を通してバッファメモリ４ｏに与
えられることによシ、各メモリ素子４１−１〜４ノーｎ
の同一アドレスｉに同一チャネルのデータが格納される
。次に各メモリ素子４ノー１〜４ノーｎに格納されたデ
ータは、制御回路１２０の指令信号Ｍに応じた出力モー
ド（Ｒｅａｄモード）期間ＯＭに同期して、Ｔ期間にチ
ャネル毎のデータＤ２として１個ずつ出力され、ｎＴ時
間後に全て出力されることになる。このとき、第５図に
示すように出力用チップセレクタ４３によシ１個毎のメ
モリ素子ＫがＴ期間にセレクトされ、また出力用アドレ
スカウンタ４６からのアドレスＡ２がメモリ素子Ｋに与
えられる。これによシ、メモリ素子Ｋに格納されたｎチ
ャネルデータがＴ期間に出力されて、図示しない出力装
置に転送される。
動作を説明する。まずデータメモリ１θからデータＤ１
がパックアメモリ４θに入力される場合、制御回路２ｏ
の指令信号Ｍに応じた入力モード（Ｗｒｉｔｅモード）
期間ＩＭに同期してｍ個毎の同一チャネル（ｃｂｉ ）
のデータＤ１がバッファメモリ４ｏに転送される。この
とき第５図に示すような入力用チップセレクタ４２によ
シ列毎のメモリ素子（ｍ個）が同時にセレクトされ、Ｔ
期間にｎ ７ｍ 回転送されてｎ個のメモリ素子４１−
１〜４１−ｎにｎ個のデータが格納される。またこのと
き、入力用アドレスカウンタ４４からのアドレスＡ１が
アドレスセレクタ４５を通してバッファメモリ４ｏに与
えられることによシ、各メモリ素子４１−１〜４ノーｎ
の同一アドレスｉに同一チャネルのデータが格納される
。次に各メモリ素子４ノー１〜４ノーｎに格納されたデ
ータは、制御回路１２０の指令信号Ｍに応じた出力モー
ド（Ｒｅａｄモード）期間ＯＭに同期して、Ｔ期間にチ
ャネル毎のデータＤ２として１個ずつ出力され、ｎＴ時
間後に全て出力されることになる。このとき、第５図に
示すように出力用チップセレクタ４３によシ１個毎のメ
モリ素子ＫがＴ期間にセレクトされ、また出力用アドレ
スカウンタ４６からのアドレスＡ２がメモリ素子Ｋに与
えられる。これによシ、メモリ素子Ｋに格納されたｎチ
ャネルデータがＴ期間に出力されて、図示しない出力装
置に転送される。
このようにして、Ｔ期間（即ち、出力データＤ２の繰返
し周期）において、入力用チップセレクタ４２をｎ ／
ｍ だけ歩進させ、出力用チップセレクタ４３および
入力用アドレスカウンタ４４を一定に保持し、出力用ア
ドレスセクタ４６をｎだけ歩進させ、また入出力モード
切換信号Ｍを２ｎ回切換えることにより第６図（ａ）に
示すようなデータの入出力制御を行なうことができる。
し周期）において、入力用チップセレクタ４２をｎ ／
ｍ だけ歩進させ、出力用チップセレクタ４３および
入力用アドレスカウンタ４４を一定に保持し、出力用ア
ドレスセクタ４６をｎだけ歩進させ、また入出力モード
切換信号Ｍを２ｎ回切換えることにより第６図（ａ）に
示すようなデータの入出力制御を行なうことができる。
さらにＴ期間毎にチップセレクタ４３および入力用アド
レスセクタ４４が１カレントずつｎまで歩進することに
より、ｎＴ待時間間には全てのチャネルデータが１回毎
にバッファメモリ４０に格納され、ｎＴ時間後には全て
のチャネルデータがバッファメモリ４０から出力される
ことになる。即ち、バッファメモリ４０に対する入力時
と出力時の各データの流れが直交することにおいて、入
力データのチャネルをＴ期間または連続ｎ ７ｍ 回転
送の間で同一に保持できる。なお、第６図（ｂ）に示す
ようなデータの入出力制御においても、制御回路２θの
入出力モード切換信号ＭＯ切換回数が２回になる点以外
は同図（、）と同様の動作で実現されることになる。
レスセクタ４４が１カレントずつｎまで歩進することに
より、ｎＴ待時間間には全てのチャネルデータが１回毎
にバッファメモリ４０に格納され、ｎＴ時間後には全て
のチャネルデータがバッファメモリ４０から出力される
ことになる。即ち、バッファメモリ４０に対する入力時
と出力時の各データの流れが直交することにおいて、入
力データのチャネルをＴ期間または連続ｎ ７ｍ 回転
送の間で同一に保持できる。なお、第６図（ｂ）に示す
ようなデータの入出力制御においても、制御回路２θの
入出力モード切換信号ＭＯ切換回数が２回になる点以外
は同図（、）と同様の動作で実現されることになる。
以上詳述したように本発明によれば、多重化チャｄ・ル
方式のデータバッファ装置において、バッフアノモリの
出力データ周期間でそのバッファメモリに対する入力デ
ータのチャネルを同一にすることにょシ、データメモリ
からバッファメモリへデータを転送する際のデータメモ
リのデータ出力制御を簡単に行なうことができるしたが
って、簡単な制御でデータメモリに格納された一連のデ
ータ列をアクセスして、多重化チャネルを有する出力装
置にチャネル毎のデータを確実に転送できる。さらに、
データメモリのアクセスアドレスを繁雑に変える必要が
ないため、バッフアメ七りとの間でＤＭＡ伝送等を用い
ることが容易となシ、データ伝送において高速化および
多重化を向上させることができるものである。
方式のデータバッファ装置において、バッフアノモリの
出力データ周期間でそのバッファメモリに対する入力デ
ータのチャネルを同一にすることにょシ、データメモリ
からバッファメモリへデータを転送する際のデータメモ
リのデータ出力制御を簡単に行なうことができるしたが
って、簡単な制御でデータメモリに格納された一連のデ
ータ列をアクセスして、多重化チャネルを有する出力装
置にチャネル毎のデータを確実に転送できる。さらに、
データメモリのアクセスアドレスを繁雑に変える必要が
ないため、バッフアメ七りとの間でＤＭＡ伝送等を用い
ることが容易となシ、データ伝送において高速化および
多重化を向上させることができるものである。
第１図は従来のデータバッファ装置の概略的構成を示す
ブロック図、第２図は従来の多重化方式のデータバッフ
ァ装置の構成を示すブロック図、第３図（ａ）、 、
（ｂ）はそれぞれ第２図のデータバッファ装置の動作を
説明するためのタイミングチャート、第４図は本発明の
一実施例に係るデータバッファ装置の構成を示すブロッ
ク図、第５図および第６図（ａ） ｊ （ｂ）はそれぞ
れ第４図のデータバッファ装置の動作を説明するための
タイミングチャートである。 １０・・・データメモリ、２０・・・制御回路、４０・
・・バッファメモリ、４１−１〜４１− ｎ 山メモリ
素子、４２゛パ入力用チップセレクタ、４３・・・出力
用チップセレクタ、４４・・・入力用アドレスカウンタ
、４５・・・アドレスセンフタ、４６・・・出力用アド
レスカウンタ。 出願人代理人弁理士 鈴 江 武 彦
ブロック図、第２図は従来の多重化方式のデータバッフ
ァ装置の構成を示すブロック図、第３図（ａ）、 、
（ｂ）はそれぞれ第２図のデータバッファ装置の動作を
説明するためのタイミングチャート、第４図は本発明の
一実施例に係るデータバッファ装置の構成を示すブロッ
ク図、第５図および第６図（ａ） ｊ （ｂ）はそれぞ
れ第４図のデータバッファ装置の動作を説明するための
タイミングチャートである。 １０・・・データメモリ、２０・・・制御回路、４０・
・・バッファメモリ、４１−１〜４１− ｎ 山メモリ
素子、４２゛パ入力用チップセレクタ、４３・・・出力
用チップセレクタ、４４・・・入力用アドレスカウンタ
、４５・・・アドレスセンフタ、４６・・・出力用アド
レスカウンタ。 出願人代理人弁理士 鈴 江 武 彦
Claims (1)
- チャネル数に対応する複数のメモリ素子を備え各メモリ
素子がチャネル数に相当するアドレスを有するように構
成されたバッファメモリと、このバッファメモリのデー
タ出力周期間に上記チャネル数に応じた歩進動作して上
記バッファメモリ？二対する入力データを格納するため
の上記メモリ素子をセレクトする入力データ用メモリセ
レクト回路と、上記バッファメモリのデータ出力周期間
毎に歩進動作して上記バッファメモリからデータが出力
される際の上記メモリ素子をセレクトする出力データ用
メモリセレクト回路と、上記バックアメモリのデータ出
力周期毎に歩進動作して上記入力データ用メモリセレク
ト回路でセレクトされた上記メモリ素子に対するアドレ
スを発生する入力データ用メモリアドレスカウンタ回路
と、上記バッファメモリのデータ出力周期間に上記チャ
ネル数に応じた歩進動作して上記出力データ用メモリセ
レクト回路でセレクトされた上記メモリ素子に対するア
ドレスを発生する出力データ用メモリアドレスカウンタ
回路とを具備したことを特徴とするデータバッファ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13883183A JPS6029859A (ja) | 1983-07-29 | 1983-07-29 | デ−タバツフア装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13883183A JPS6029859A (ja) | 1983-07-29 | 1983-07-29 | デ−タバツフア装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029859A true JPS6029859A (ja) | 1985-02-15 |
Family
ID=15231237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13883183A Pending JPS6029859A (ja) | 1983-07-29 | 1983-07-29 | デ−タバツフア装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029859A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49106743A (ja) * | 1973-02-10 | 1974-10-09 | ||
| JPS533032A (en) * | 1976-06-29 | 1978-01-12 | Toshiba Corp | Multiple address selecting system |
-
1983
- 1983-07-29 JP JP13883183A patent/JPS6029859A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49106743A (ja) * | 1973-02-10 | 1974-10-09 | ||
| JPS533032A (en) * | 1976-06-29 | 1978-01-12 | Toshiba Corp | Multiple address selecting system |
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