JPS6031260A - 混成集積回路の製造方法 - Google Patents

混成集積回路の製造方法

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Publication number
JPS6031260A
JPS6031260A JP58140842A JP14084283A JPS6031260A JP S6031260 A JPS6031260 A JP S6031260A JP 58140842 A JP58140842 A JP 58140842A JP 14084283 A JP14084283 A JP 14084283A JP S6031260 A JPS6031260 A JP S6031260A
Authority
JP
Japan
Prior art keywords
substrate
thin film
pattern
resist
film
Prior art date
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Pending
Application number
JP58140842A
Other languages
English (en)
Inventor
Yasushi Suda
康司 須田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS6031260A publication Critical patent/JPS6031260A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ♀発明は混成集積回路の製造方法に係り、特に1g頼件
の優れた高品質なタンタル薄膜回路の製造方法に関する
ものである。
従来、同一基板の両面へ、異なった金九膜を形成する薄
膜回路の製造方法は、大路次のとおりである。先ず、ガ
ラス又はセラミyり等の絶縁基板上にタンタル系薄膜を
スパッタリング法で被着し、更に該膜上にNiCr−P
d−Au又は’l’i −Pd −Au等の良導電性金
属膜をスパッタリング法又は真空蒸着法で形成する。次
に、公知のフォトレジスト処理で前記金属膜を段階的に
選択エツチングし、所望とする薄膜パターンを形成する
。次に、前記基板の裏面にN iCr−AuまたはNi
Cr −Pd −Au寺の金属膜をスパッタリング法で
付着ぜしめ、核金楓膜を同様にフォトレジスト処理で所
望のY!、 L%パターンを形成する。
しかしながら、上記製造方法によれC,1%基机裏面へ
の薄膜パターン形成の際、表面に形成さ牡ているパター
ンのエツチング処理での損傷を防ぐために、当然パター
ン面を促成するための、フォトレジストをコーティング
する。この際、該フォトレジストはパターン部のみなら
ず基板表面も被っCいる。基板材質がセラミック等を用
いCいる場合、該基板表面上の7オトレジストの剥離処
理での除去性は、金属膜上と異なり比較的不安定であり
、淘<フォトレジスト残渣が残る危険性が多分にある。
この状態で高温熱処理を行うと、前記フォトレジスト残
渣と基板とに熱反応が生じ、基イシ表面が薄茶色に変色
し、フォトエツチング処理で形成された薄膜回路の外観
上美観をそこなう。
本発明の目的は、上記製造方法の欠点を取除いた混成集
積回路の製造方法を提供することにある。
本発明方法は、基板両面に公知のフォトエツチング処理
で薄膜回路パターンを形成し、表面に保獲コーティング
したフォトレジスト及び裏面パターン上のフォトレジス
トを剥離し、大気中で高温熱処理を行うsiJに、噴出
圧80−100 kg/cm2の純水ジェットa浄を施
し、溶剤気相乾燥と孕行うことを特徴とじている、 つぎに実施例により本発明を説明する。
第1図から第7図は、本発明によるタンタル薄膜抵抗の
製造工程ヶ7ハす断面図である。まず、第1図に示すよ
うに、充分に洗η号したセラミック基板IKスパッタリ
ング法によりタンタル系薄膜2を約600A被着し、つ
いで同方法でNiCr7000A 、 Au 3000
A、更に無電解メッキ法でAuを約3〜4μm程度付着
させた良導電性金属膜3を形成する。つぎにネガ型フォ
トレジスト4を約3μmの厚さで塗布する。次に第2図
のように、公知の7オトレジスト処理で選択的に良導電
性金属膜3をエツチングし、所望の導体パターンを形成
する。
次に第3図のように、前記基板上に再度ポジ型フォトレ
ジスト5を約3μmの厚さで均一に塗布し。
公知のプリベーク、露光、現像、ポストベークを施し、
所望のフォトレジストハターンを形成する。
次に第4図のように、前記基板をフッ酸、硝酸。
酢酸の混合液からなるエツチング液で鮪出タンタル薄膜
2を除去した後、パターン上のフd、 )レジストは剥
離液を用い除去する。
次に第5図のように、前記基Aνの裏面にスバ。
クリング法又は真空蒸着法でN + Cr J’ d 
A ++ 構成膜6を約400OA付着せしめる。
次に第6図のように、該基板の表…1にエツチ7グ保睡
用としてネガ型7.トレジスト層7を約5μmの厚さで
形成し、十分乾燥を施した後、該基板裏面の金属膜6の
上にネガ型フォトレジスト8を約4μm塗布し、公知の
7メトレジスト処理で選択エツチングし、所望のパター
ンを形成する。
次に第7図のように、前記基板上のフォトレジスト7お
よび8を公知の剥^IF方法で除去した後、基板表面上
に噴出圧80〜1 (l Okg/cm2の純水ジェッ
ト洗が9をM11シ、異物やレジスト残渣を除去した稜
、溶剤乾燥洗浄し、両面にDf望の〜膜パターンを形成
する。仄に前記基板を・290℃7時間の安定化のため
の大気中熱処理をし、薄膜回路を製造する。
以上の如く、両面に異なった金属膜構成のパターンを有
した薄膜抵抗基板を製造する上で、裏面#膜パターンを
形成する際、表面パターンを保護するフォトレジストが
数回の熱処理でセラミック表面との密着が増し、ウェッ
ト方式の剥峻では十分に除去できない危険性が多々生じ
たが、本発明の如く、高圧純水ジェット洗浄でセラミッ
ク表面上の7オトレジスト残渣は除去され、高温熱処理
でのセラミック表面の変色は皆無となり、外観をそこな
わない高品質の混成集積回路の製造方法が可能となる。
【図面の簡単な説明】
第1図から第7図は本発明の一実施例を説明する為の混
成集積回路の製造工程110の断面図である。 l・・・・・・セラミック基板、2・・・・・・タンタ
ル系薄膜、3−− N ic r −Au−Auメ、キ
構成膜、4 、8−・・・°°ネガ型フォトレジスト、
5・・・・・・ポジ型)、トレジスト、6・・・・・・
NiCr−Pd−Au構成膜、7・・印・エツチング保
護膜(ネガ型)4−1・レジスト)、9・・・・・・純
水ジェット。 代理人 弁理士 内 原 日1..:

Claims (1)

    【特許請求の範囲】
  1. 絶縁基板上にタンタル系薄膜抵抗を形成し、この薄膜抵
    抗部分1:#c+前記絶縁基板上に形成したエンチング
    保静膜を除去し、さらに前記タンタル薄膜抵抗安定化の
    だめの大気中での高温熱処理することを含む混成集積回
    路の製造方法において、前記熱処理を行う前に前記絶縁
    基板に対し、ジヱ7ト洗浄を施すことを特徴とする混成
    集積回路の製造方法。
JP58140842A 1983-08-01 1983-08-01 混成集積回路の製造方法 Pending JPS6031260A (ja)

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JPS6031260A true JPS6031260A (ja) 1985-02-18

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6092537A (en) * 1995-01-19 2000-07-25 Mitsubishi Denki Kabushiki Kaisha Post-treatment method for dry etching
CN102280372A (zh) * 2011-09-05 2011-12-14 上海集成电路研发中心有限公司 一种半导体硅片的清洗方法

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* Cited by examiner, † Cited by third party
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US6092537A (en) * 1995-01-19 2000-07-25 Mitsubishi Denki Kabushiki Kaisha Post-treatment method for dry etching
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