JPS603161A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS603161A JPS603161A JP58111358A JP11135883A JPS603161A JP S603161 A JPS603161 A JP S603161A JP 58111358 A JP58111358 A JP 58111358A JP 11135883 A JP11135883 A JP 11135883A JP S603161 A JPS603161 A JP S603161A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- polycrystalline silicon
- impurity region
- silicon layer
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＰＮ接合を具える半導体装置に蘭するものであ
る。従来、ＰＮ接合ケ具える半導体装置の耐圧を上昇さ
せる手段として、第１図に示すように、−導電型の半導
体基板１に形成された他の導電型の不純物領域２の外周
に、この不純物領域２と接触を持つ金稿（例えばＡ −
１３） ４を絶縁物３を介して形成しく以後フィールド
・プレートと称する）、金属４下Ｃ部の電界強度を弱め
るようにしてきた。しかし、フィールド−プレートはｒ
亥化膜３を介して電界強度を弱めているために、酸化膜
３の厚さに影響さｉ９１、効果が不安定になる。また、
不純物領域２との接触のための面積とフィールド・プレ
ートとしての金用４の長さとが必装なため、広い面積を
必要とし、素子の小型化には適しなかった。
る。従来、ＰＮ接合ケ具える半導体装置の耐圧を上昇さ
せる手段として、第１図に示すように、−導電型の半導
体基板１に形成された他の導電型の不純物領域２の外周
に、この不純物領域２と接触を持つ金稿（例えばＡ −
１３） ４を絶縁物３を介して形成しく以後フィールド
・プレートと称する）、金属４下Ｃ部の電界強度を弱め
るようにしてきた。しかし、フィールド−プレートはｒ
亥化膜３を介して電界強度を弱めているために、酸化膜
３の厚さに影響さｉ９１、効果が不安定になる。また、
不純物領域２との接触のための面積とフィールド・プレ
ートとしての金用４の長さとが必装なため、広い面積を
必要とし、素子の小型化には適しなかった。
本発明の目的は、特性が安定で耐圧の高いＰＮ接合を有
する小型化に適した半導体装ぺを得ることにある。
する小型化に適した半導体装ぺを得ることにある。
本発明は、−導電型を有する半導体基板に、熱酸化膜と
フォトリングラフィ技術を用いて半導体基板と反対の導
電型金有する。不純物領域を形成し、これら半導体基板
と不純物画成とにより形成されているＰＮ接合をまたが
るように、もしくは、ＰＮ接合から少しはなれて半導体
基板と反対の導電型を有する多結晶シリコン層が直接半
導体基板に形成されていることを特徴とする。
フォトリングラフィ技術を用いて半導体基板と反対の導
電型金有する。不純物領域を形成し、これら半導体基板
と不純物画成とにより形成されているＰＮ接合をまたが
るように、もしくは、ＰＮ接合から少しはなれて半導体
基板と反対の導電型を有する多結晶シリコン層が直接半
導体基板に形成されていることを特徴とする。
半導体基板と反対の導電型を治する不純物領域とで形成
されているＰＮ接合の近傍に、半導体基板とは反対の導
ｔＬ型を持つ多結晶シリコン層が形成さノ１．ているの
で、この多結晶シリコン層下の半導体基板表面の不純物
濃度が小さくなυ、不純物領域からの空乏層が多結晶シ
リコン層下の半導体基板表面で、拡がりやすくなシ、耐
圧を上げることができる。
されているＰＮ接合の近傍に、半導体基板とは反対の導
ｔＬ型を持つ多結晶シリコン層が形成さノ１．ているの
で、この多結晶シリコン層下の半導体基板表面の不純物
濃度が小さくなυ、不純物領域からの空乏層が多結晶シ
リコン層下の半導体基板表面で、拡がりやすくなシ、耐
圧を上げることができる。
次に、本発明を実施例を持って説明する。
第２図において、例えば、Ｎ型半導体基板１にフォト・
リングラフィ技術を用いてＰ型不純物領域２を作成し、
これら半導体基板１と不純物領域２とで形成されるＰＮ
接合に捷たいでこハらに接するようにＰ型不純物を含む
多結晶シリコン層５（例えばホウ素が数モル−数１０モ
ル含まれている多結晶シリコン）金形成し、全表面を絶
縁ｊｊ％３でおおっている。かかる構造によれば、多結
晶シリコン層５下の半導体基板１の表面がＰ化してこの
部分Ｃ部に不純物領域２からの空乏層が拡がりやすくな
シ、半導体基板１と不純物領域２とのＰＮ接合の耐圧を
上昇させることができる。また、不純物領域２周辺の０
部が多結晶シリコン層５でおおわれているため、外部か
らの不純物が半導体基板１に入シにくくな９、信頼性を
向上させることができる。さらに、多結晶シリコン層５
が直接半導体基板１に被着さ力、ており、多結晶シリコ
ン層５の影響が半導体基板１の表面に直接影響するため
、多結晶シリコン層５の長さが余シ短かくとも十分な効
果があシ、半導体素子のあ要面積の縮少になる。第３図
も、本発明を用いた実施例である。
リングラフィ技術を用いてＰ型不純物領域２を作成し、
これら半導体基板１と不純物領域２とで形成されるＰＮ
接合に捷たいでこハらに接するようにＰ型不純物を含む
多結晶シリコン層５（例えばホウ素が数モル−数１０モ
ル含まれている多結晶シリコン）金形成し、全表面を絶
縁ｊｊ％３でおおっている。かかる構造によれば、多結
晶シリコン層５下の半導体基板１の表面がＰ化してこの
部分Ｃ部に不純物領域２からの空乏層が拡がりやすくな
シ、半導体基板１と不純物領域２とのＰＮ接合の耐圧を
上昇させることができる。また、不純物領域２周辺の０
部が多結晶シリコン層５でおおわれているため、外部か
らの不純物が半導体基板１に入シにくくな９、信頼性を
向上させることができる。さらに、多結晶シリコン層５
が直接半導体基板１に被着さ力、ており、多結晶シリコ
ン層５の影響が半導体基板１の表面に直接影響するため
、多結晶シリコン層５の長さが余シ短かくとも十分な効
果があシ、半導体素子のあ要面積の縮少になる。第３図
も、本発明を用いた実施例である。
この実施例においては、多結晶シリコン層５は不純物領
域２とは少し離れて半導体基板１上に直接形成されてい
る。この多結晶シリコン層５下の半導体基板１表面の０
部には不純物領域２からの空乏層が拡が９やすいが、不
純物領域２の外周部の６１部には、空乏層が拡がシにく
い。このため、６１部の分担電圧がふえる。こね、によ
り、さらに、耐圧の向上を計る事ができる。
域２とは少し離れて半導体基板１上に直接形成されてい
る。この多結晶シリコン層５下の半導体基板１表面の０
部には不純物領域２からの空乏層が拡が９やすいが、不
純物領域２の外周部の６１部には、空乏層が拡がシにく
い。このため、６１部の分担電圧がふえる。こね、によ
り、さらに、耐圧の向上を計る事ができる。
第４図は、ガードリング２′を有する半導体素子に本発
明を適用した実施例で、Ｎ型半導体基板１にたとえばベ
ース領域であるＰ型頭域２が設けられ、このＰ型頭域２
の外周にとｈを取り囲んでＰ型のガードリング２′が設
けらｈている。Ｐ型頭域２に高電圧がかかった時空乏層
がガードリング２′の空乏層につらなって耐圧を高めて
いる。Ｐ型の多結晶シリコン層５．５′がガードリンク
２に接してその両側の半導体基板］上に形成さね、てい
る。従って、多結晶シリコン層５．５′下のＣ９Ｃ′部
では空乏層が拡がりやすくなり、さらに一層の耐圧の向
上を計る事ができる。
明を適用した実施例で、Ｎ型半導体基板１にたとえばベ
ース領域であるＰ型頭域２が設けられ、このＰ型頭域２
の外周にとｈを取り囲んでＰ型のガードリング２′が設
けらｈている。Ｐ型頭域２に高電圧がかかった時空乏層
がガードリング２′の空乏層につらなって耐圧を高めて
いる。Ｐ型の多結晶シリコン層５．５′がガードリンク
２に接してその両側の半導体基板］上に形成さね、てい
る。従って、多結晶シリコン層５．５′下のＣ９Ｃ′部
では空乏層が拡がりやすくなり、さらに一層の耐圧の向
上を計る事ができる。
このように、いままでに空乏層の拡がりにくかった部分
に、基板と反対の導電型を有する多結晶シリコン層を形
成することにより、多結晶シリコン層下の半導体基板の
濃度を下げ、この部分で空乏層葡拡げやすくしている。
に、基板と反対の導電型を有する多結晶シリコン層を形
成することにより、多結晶シリコン層下の半導体基板の
濃度を下げ、この部分で空乏層葡拡げやすくしている。
また、Ｎ型半導体基板について説明を加えてきたが、Ｐ
型半導体基板でも同様に本発明が適用できることは、言
うまでもない。
型半導体基板でも同様に本発明が適用できることは、言
うまでもない。
第１図は従来例を示した断面メである。第２図。
第３図、第４図はそれぞれ本発明の実施例を示した断面
図である。 １・・・・・・半導体基板、２・・・・・・不純物領域
、３・・・・・・絶縁物、４・・・・・・フィールド・
プレー）、５．５’・・・・・・多結晶シリコン層、２
′・・・・・・ガードリング埠 ／ｒｇＪ 芥２ 閃 第 ３ 口 第４ ｍ
図である。 １・・・・・・半導体基板、２・・・・・・不純物領域
、３・・・・・・絶縁物、４・・・・・・フィールド・
プレー）、５．５’・・・・・・多結晶シリコン層、２
′・・・・・・ガードリング埠 ／ｒｇＪ 芥２ 閃 第 ３ 口 第４ ｍ
Claims (1)
- 【特許請求の範囲】 １）−導電型を有する半導体基板に他の導電型を有する
不純物領域を形成し、前記半導体基板と前記不純物領域
とにより形成されるＰＮ接合またはその近傍の半導体基
板に前記他の導電型を有する多結晶シリコン層を形成し
たことを特徴とする半導体装置。 ２）前記多結晶シリコン層は前記半導体基板に接して形
成されていることを特徴とする特許請求の範囲第１項記
載の半導体装１δ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111358A JPS603161A (ja) | 1983-06-21 | 1983-06-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111358A JPS603161A (ja) | 1983-06-21 | 1983-06-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS603161A true JPS603161A (ja) | 1985-01-09 |
Family
ID=14559167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58111358A Pending JPS603161A (ja) | 1983-06-21 | 1983-06-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603161A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039074A (ja) * | 1973-08-08 | 1975-04-10 | ||
| JPS5068781A (ja) * | 1973-10-23 | 1975-06-09 | ||
| JPS50114981A (ja) * | 1974-02-16 | 1975-09-09 |
-
1983
- 1983-06-21 JP JP58111358A patent/JPS603161A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039074A (ja) * | 1973-08-08 | 1975-04-10 | ||
| JPS5068781A (ja) * | 1973-10-23 | 1975-06-09 | ||
| JPS50114981A (ja) * | 1974-02-16 | 1975-09-09 |
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