JPS6043754A - エミユレ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、エミュレータに関するものである。

特にパス切換部を備え、該パス切換部の制御によす、エ
ミュレーションメモリ、トレー−ｒ　及ｏ：　−Ｅ　＝
りの共通／マスとエミュレーションａ　ｐ　ｕ　ハスマ
タはサポートＯＰＵパスとのパス切換を行い、エミュレ
ーションＣＰＵまたはサポートＯＰＵが１個の共通パス
を介してエミュレーションメモリ、トレーサまたはモニ
タをそれぞれアクセスできるようにしたエミュレータに
関するものである。

近年、マイクロプロセッサ応用機器が急速１ｃ発展し、
あらゆる分野に使用されるようになってきた。マイクロ
プロセッサ応用機器が所期の目的を短期間、で達成する
ように支援するエミュレータＶｉ、リアルタイムでマイ
クロプロセッサ応用＠器を動作させ、開発中のプログラ
ムやハードウェアのバッグの発見及びデパグ作築を容易
ならしめている。

従来のエミュレータは第１図に示されたような構成が採
られていた。すなわちメイン０ＰＵＩはエミュレータを
構成するエミュレーションメモリ３、トＬ／−サ４及び
モニタ５ｆ：メインＣＰＵパス６を介しでアクセスし、
一方ターゲットシステム７に搭載されるべきＣＰＵの代
行を行うエミュレーション０ＰＵ２’４．エミュレーシ
ョンＣＰＵパス８ｔ−介してエミュレーションメモリ３
．）レーザ４及びモニタ５をアクセスするようにしてめ
だ。

このため、エミュレーションメモ１７３．トレーサ４及
びモニタ５にそれぞれメインＣＰＵバス６とエミュレー
ションＣＰＵパス８との２（固のパスが接続され、物理
的に配線数が多くなる欠点があった。この欠点は使用す
るＣＰ、Ｕのビット数が多くなればなる程それに応じて
パスの配線数が増大し欠点が拡大する。またエミュレー
ションメモリ３、トレーサ４及びモニタ５にそれぞれ）
々ス切換回路全具備し、エミュレーションメモリ３には
マツピング回路やアクセス対象判定回路を持たなければ
なラス、工、ミュレーションメモリ３を増設したときに
はマツピング回路やアクセス対象判定回路が重複し、そ
の管理が煩雑であった。

しかもメイン０ＰＵＩとエミュレーションＣＰＵ２との
間でアクセスの競合が生じることが”）　’）　ｈこれ
に対応するため、各装置内に複雑なパス切換回路を持だ
なけれはならない欠点もあった。

なお、エミュレーションメモリ３はターゲットシステム
７のプログラム、すなわち開発中のユーザプログラム乞
格納する記憶装置で１４：）す、トレーナ４は指定さｔ
した条件に合致した時点からエミュレーションＣＰＵ２
の実行履航をとる。すなわちパスの状態を指定さね、た
サイクル、例えはマシンサイクルやパスサイクルごとに
トレースする４ＡＦ！である。またモニタ５ｄユーザプ
ログラムを停止させる・機能と、その停止した時にエミ
ュレーション０ＰＵ２が実行するモニタプログラムを格
納するとともに、メイン０ＰＵＩとエミュレーション０
ＰＵ２との間で交換される情イτを格納するメモリを備
えた装置である。

本発明Ｖｉ、、上記の欠点を解決することを目的として
おり、エミュレータを管理するザポー）　ＣＰＵを設け
るとともに、パス切換部を設け、エミュレーションメモ
リ、トレーサ及びモニタを１１向の共通パスで接続し、
核共通バスケ介してターゲットシステムをエミュレート
でキルエミュレータヲ提供することを目的としている。

以下本発明全４２図以降の図血をｅ照しながら説明する
。

ここで、第２１は本発明に係るエミュレータの４１１Ｑ
成図５拍３図は本発明に係るエミュレータの鵡本原理説
明図＆第４図？まアドレスバス及びデータバス切換回路
の一実施例ｔｊｆ成、第５図μパス切良ｔνｂの一長施
例構成、嶋６図ないし５１↓８１名目まエミュレーショ
ンＣＰＵの共通−々ス使用安水が生じたときのタイムチ
ャート、第９１ＸＩ　、第１ｏ図はエミュレーションＣ
ＰＵとサボー）　ＯＪ’　ｊＪとの間で共通バス使用要
求の競合が生じたときのタイムチャートを示している。

第２図の本発明に係るエミュレータの構成図において、
１，２．７は第１図のものに対応している。サボー）Ｃ
ＰＵ９は本発明のエミュレータ全体を管理し、システム
全体を管理するメインＣＰＵ１Ｏ下に設けられている。

パス切換部ｌＯはツーボート０ＰＵ９また。つ１エミユ
レーシヨン０ＰＵ２から共通パスイ四用の要求があった
とき、当該共通ノ々ス１１とサポートＣＰＵパス１２ま
たμエミュレーションＣＰＵパス１：）とのノ々ス切換
を行う。通常エミュレーション０ＰＩＪ２υ７６がサボ
ー）ＣＰＵ９１１（ｉｔに対して共通パス１１の優先的
使用・潅を持っている。共通）々ス１１ＶＣ’ｄエミュ
レーションメモリ１４．トレー？１５、モニタ１６が接
続式れておシ、これらのエミュレーションメモリ１４．
トレーサ１５．或いはモニタ１６に対しサポート０ＰＵ
９．！：エミュレーション０ＰＵ２との間でアクセスの
競合が発生したときμｈＡｒＪ３図に示された方法によ
り、ノ々ス切換部１０の調停機能によって競合状態が解
決される。

なお、エミュレーションメモリ１４＆　トレーツー１５
、モニタ１６の各装置は品速のアクセスかできるように
悔成ざルている。

第３図（Ｉ）＋ｊ：エミュレーション０ＰＵ２がターゲ
ットシステム７をアクセスし、かつトレーサ１５がエミ
ュレーション０ＰＵ２の美行Ｊｌｌｆｆｅ）レースして
し）るとキ、エミュレーションＯＰ　Ｕ　２の共通パス
１１の占有状況を示している。この揚６・μΦ １マシンサイ°クルの始めのとｒＦ４りの方とをエミュ
レーション０ＰＵ２が共通パス１１を占有する。

エミュレーションＣＰＵ２が共通ハス１１を占有１シテ
いるトキμＥ、エミュレーションＯＰ　Ｕ　２　カ共通
ノクス１１を成用していないときはＳをぞれぞれ示して
いる（以下第３図［■）、唾においても同もよ）。

第３図（Ｉ）？マエミ風し−ションＯＬ’　Ｕ　２がエ
ミュレーションメモリ１４全アクセスしているときの共
通パス１１の占有状況を示している。この場合はエミュ
レーションＣＰ　Ｕ　２のエミュレーションメモＩ）　
１４へのアクセスを早く完了させ、アクセ　化）スの完
了次侑共通パス１１を開放する。

第３図Ｑｌｌ）はエミュレーション０ＰＵ２がターゲッ
トシステム７をアクセスし、トレーサ１５がエミュレー
ション０ＰＵ２の９ｈ　＠　ン）レースしていないとき
の共通ノζスｊ１の占有状況を示している。

この場合はエミュレーションＣＰ　Ｕ　２がターゲット
システム７をアクセスしているのかエミュレーションメ
モリ１４全アクセスしているのかの判断している間ンよ
、エミュレーションＣｉ　Ｐ　Ｕ　２１ｉＵＩが共通パ
ス１１に占有し、エミュレーション０ＰＴ３２がターゲ
ットシステム７をアクセスしているものと゛判断される
とその後汀共通バス１１を開放する。

このような共通パス１１の切換が行わｔしるパス切換部
１０の一晃り例Ｈ′ｊ成を第４図１　ｊ！’Ｊ　’ｌ）
図で説明する。

第４図（ＪエミュレーションＣ１）Ｕに１６ビツトのマ
イクロプロセラ°す′を用い１ことさのアドレスバス及
びデータバス５υ換回ｊ＋；１’ｙ　ＣＤ−実施ドｉｔ
　’ｊｋ　ｒＪ、’ｃ　を示している。

同図において、１７Ｂ＆まマツピング回路、１８ないし
２３はトライステート出力のバッファ回路。

２４　、２５　ｉｉ）ライステート出力のラッチ回路。

２６ないし２９ｔま負論理デフ１Ｓ回路％　：（０、３
１）まインノζ−タ回路を表わし一ζいる。これらのバ
ッファ回路１８ないし２３及Ｕ・ラッチ回路２４．２５
は、各回路（（示された矢印の方向Ｖこ′ｒドレス及び
データを通過５ぎる。

マツピング回路１７Ｂ＆・てンま、エミュし・−／コン
ＣＰＵパス１３’、ｃ介し−ｃエミュレーションＯＩＪ
　Ｕ２からのアト１ンスＯ〜２３；）うら、エミュレー
タＥ　７０　Ｐ　Ｕ　７１’　レス（ｇ　下Ｅ　ＡＤ　
ト：４　ｉｊａ　ｔ　、６　）　１４〜２３が人力され
、：Ａ該マツビンノＬ−！１し各１７Ｂでその仮、Ｊア
ドレスｆ　’Ａ　’ｆドレスシこ′アドレス変テ４し７
ヒ上で、バッファ回路１８に出力する。工はユ１ノージ
ョンＣＰＵ２かＬ）のアドレスＯ〜２；う′Ｊ）うら、
１４ＡＤｔ）〜１３０疲想アドレス、・よ・々ツファ回
路２０に入力−ｊ′る。エミエ１／−ノヨンＩｊ　Ｐ　
ＬＩ　２が共Ｊｌパス１１ンづ炉用ターることをパスし
ソ、限部１０が１県知すると、パス切良部１０シこ設け
ら（ＬＣいる’ＡＳ　０図にボざｔ’Ｌ九訓−回路３２
からバッファ回路ｉｓ　、　２０ヘエミユレータアクセ
スオン（以下１）、　Ａ　ＯＮと略記する）１Ｂ号が出
力しく　ｉｉｉ＋ｉｌ」！　ｒ　Ｌ　Ｊのとさアクテイ
ブと々る。他の信号も同様）、これによりバッファ回路
１８，２０に入力したＥ　Ａ　Ｉ）　１４〜２３゜ＥＡ
ＤＯ〜１３１ｒｉそれぞれのバッファ回路１８゜２０を
通過してアドレス（以下ＡＤと略記する）Ｏ〜２０とな
る。またＥＡＤＯ〜２３のうちマツピング回路１７Ｂへ
人力するＥＡＤ１４〜２３はバッファ回路１９に入力し
ており、このＥ　Ａ　Ｄ　１４〜２３はアドレス変換−
＆：党けることなくノ々ツファ回路１９を通ってノンマ
ツプアドレス（Ｌ３下ＮＭＰＡ、Ｄと略記する）０〜９
となり、トレーサ１５に供給される。サポートＣＰＵ９
が共通パス１１　／（Ｌ：使用することを）々ス切換部
１０が感知すると、第５図に示さ１また制菌回路３２か
らバッファ回路２１ヘサポートアクセスオン（以下５Ａ
ＯＮと略記する）信号が出力する。これによりバッファ
回路２１に入力しているサポートＯＰ　Ｕアドレスｃ以
下Ｓ　Ａ、Ｄと略記する）０〜２０が当該バッファ回路
２１を通過してＡＤＯ〜２０となる。エミュレーション
０ＰＵ２とサボー）ＣＰＵ９との間で共通／々パス用要
求の競合が生じても、嶋５図に示された制−回路３２か
らｄＥＡＯＮ信号また′ｒｉｓＡＯＮ信号のいずれかが
出力し、エミュレーションＣＰＵ２とサボー）Ｃ！ＰＵ
９との間でアドレスの競合が生じることなく、パス切換
部１０でアドレスバスの切換が行われる。

データバスの切換は次のようにして行われる。

すなワち、エミュレーションＣＰＵバス１３から共通パ
ス１１ヘデータを乗せる場合、エミュレーション０ＰＵ
２が共通パス１１を１更用することをパス切換部１０が
感知すると、共通パス使用要求（以下Ｂ　Ｂ　Ｕ　Ｓ　
ＲＱと略記する）信号ふパス切換部１０で発生しておシ
、第５図に示された制御」回路３２からｉｆｊ記説明の
ＥＡＯＮ信号及びデータストローブ（以下Ｌ）Ｓと略記
する）信号とリードライト（以下Ｉｔ　／Ｗ　と略記す
る）１Ｊ号、この場合ＴｉＷ信号が出力してくる。仁ル
Ｖこよシ負論理ナンド回路２６からバッファ回路２２・
＼イネーブル信号が送らｔｌ、、エミュレーションＯＰ
Ｕパｘ１３ｃ／）工　’ミュレーションＣＰＵデータ（
以下ＥＤＡＴ＆と略記する）０〜１５がノ々ツファ回路
２２に介して共通パス１１のデータバスにデータ（以下
１＋ＡＴ’Ａと略記す）０〜１５として乗せられる。

ｉ　ｆｃ　Ｍ　Ｋ　、　共Ｍｘ　ハス１１からエミュレ
ーションＣＰＵパス１３へＤＡＴＡＯ〜１５（ｆ−乗せ
る場合。

エミュレーション０ＰＵ２が共通パス１１を使用、する
ことをパス切戻１ｉ１ｉ　１０が感知すると、　ＢＢｔ
ｒｓｔＬｑ信号がパス切換部ｌＯで発生しておシ、第５
図に示された制御回路３２から几／Ｗ信号、この場合は
几信号及びエミュレーションＣＰＵデータクロックＣ以
下Ｅ　Ｄ　ＯＬ　Ｋと略記する）信号が出力してくる。

ｈｉ　Ｂ　Ｕ　Ｓ　ＲＱ信号とエミュレーションａｐｕ
Ａス１３のリード信号（以下ｗ　ｌＬ　１ｇ号とｌｔｉ
＆記する）とによって負論理ナンド回路２７かしラッチ
回路２４がイネーブルされ、ＤＡ’Ｊ、’ＡＯ〜１５が
エミュレーションＣＰＵ／セス１３に来せられるが、Ｉ
弓Ｄ　ＯＬ　Ｋ信号ニヨシ共ｄバＸＩＩのＤＡ’Ｉ’Ａ
Ｏ〜１５は当該ラッチ回路２４にラッチされるので、Ｅ
Ｄ　ＯＬ　Ｋ信号のラッチ時のＩ）ＡＴＡＯ〜１５の内
容が保持される。そして後述する動作タイミングでラッ
チ回路２４にラッチさｌしたＤＡＴＡθ〜１５がエミュ
レーション０ＰＵ２に敗り込゛まれる。

サポート０ＰＵ９についてのデータバスの切換ニついて
モ、前記エミュレーション０ＰＵ２（７）ときとほぼ同
様である。すなわちサポー）ＣＰＵ９［＋１１１のバッ
ファ回路２３＆ラッチ回路２５．負論理ナンド回路２８
．２９及びインノく一夕回路３１μ。

エミュレーションＯＰ　Ｕ　２１１＋！ＩのバッファＬ
’Ｊ　路２２゜ラッチ回路２４１負論理ナンド回路１６
．２７及びインバータ回路３０にそｔしそれ対応し、第
５図の制飼回路３２から出力する５ＡＯＮ信号、サポー
トＣＰＵパスリクエスト（以下’５１３ＵＳ几Ｑと略記
する）信号、サポー）０１’Ｕデータクロツクｃ以下Ｓ
　Ｄ　ＯＬ　Ｋと略記する）１μ号、ザボートＯＰ　Ｕ
パス１２のリード信号（以下Ｓ　Ｉｔ倍信号略記する）
けＥ　Ａ　ＯＮ　４．７号、Ｊす５３　（、＋　３几Ｑ
信号。

Ｅ　Ｄ　ＯＬ　Ｊぐ信号％Ｅｌ（信号にそｉｔぞれ対応
している。ＥＡＯＮ信号とＳ　Ａ　ＯＮ信号μ制（２）
回路３２から同時に出力することはなく、従がってエミ
ュレーションＣＰＵパス１３のＥＤＡＴＡＯ〜１５は共
通パス１１のＤＡＴＡＯ〜１５へ、またその逆のＤＡＴ
ＡＯ〜１５がエミュレーションＣＰＵ、々ス１３にＦｉ
ＤＡＴＡＯ〜１５へデータバスの切換と、サポートＣＰ
Ｕパス１２のサポートＣＰＵデータ（以下５ＤＮＴＡと
略＝ｉする）０〜１５μ共ｄ　ハス１１のＩ）　Ａ　Ｔ
　Ａ　Ｏ〜１５へ、捷たその逆のＤＡＴＡＯ〜１５がサ
ポートＣＰＵパス１２に５ＤＡＴＡＯ〜１５ヘデータパ
スの切戻とのそれぞれのデータバスの＋３換が競合する
ことなく美行される。

第５図はパス切換部の一実施例構成を示してｂる。１７
Ａはアクセス対象同定回路であってエミュレーション０
ＰＵ２のアクセスがＡ　Ｉｊｆｌ　ハス１１を使用する
か否かを所定時間６よ道後に１（Ｉ定し、共通パス１１
を使用する時にシよマツプオン（以下ＭＡＰＯＮと略記
する）信号をｒＬＪにし、ターゲットシステム７をアク
セスする時１ｃは「Ｈ」を出力する。

３２は側倒回路であって第４図で説明したようにアドレ
ス及Ｏ・データバス切換回路３３に前記説明のそれぞれ
の制御信号を出力してｆｉｉｌＪωＪするとともに、共
通パス１１に制御信号を乗せる。なｋ。

制御回路３２μ高速勧ＩＦを費するため、ケート回路等
で構成される。

３３μアドレス及びデータバス切換回路であって第４図
で説明した回路構成のものである。

＠６図はサポート０ＰＵ９の共通パス使用要求かない場
合で、エミュレーション０ＰＵ２かターゲットシステム
７駒をアクセスし、かつトレーサ１５がトレース中のタ
イムチャートを示している。

パス切換ＲＢ　１０でＥＢＵＳ几Ｑ伯号がブも生すると
、制能１回路３２がらＥＡＯＮ信号か出力し、バッファ
回路１８．２０がイネ−フルとなシ、第６図１の７ｕＪ
　＋ｆｊノエミュレーション０ＰＵ２がＡｍパス１１に
占有する。そして前記１８ＡＯＮ信号出カ後。

所定時間経過しても、すなわち回１四Ｉの肋間経過して
もアクセス対象判定回路１７ＡからＭ　Ａ　Ｐ　ＩＪ　
Ｎ　、　１１信号が出力しないので、エミュレーション
０ＰＬＩ２１ｒｉターゲツトシステム７側のアクセスで
あるとの判断が制御回路３２でなされ、エミュレーショ
ン０ＰＵ２１−を共通パス１１の占有を開放する。この
共通パス１１の開放は同図Ｈの期間ｆたさ、−共通パス
１１の空き時間となっている。従がって会述する如く、
もしエミュレーション０ＰＵ２とサポー　トＯＰ　Ｕ　
９との間でアクセスの競合が生じている場合、サボー）
ＣＰＵ９がこの空き時間を利用して共通パス１１を使用
することができる。

第６図の場合、エミュレータ０ＰＵ２の実行履ｌ括をト
レーサ１５がトレースするため、すべてのパス情報（ア
ドレス、データ、コントロール）が確定した時に、制御
回路３２から再ひＥＡＯＮ信号が出力し、またＩ（、／
Ｗ倍信号びＤＳ信号が出力する。これによシパツファ回
路２２がイネーブルとなり、エミュレーションＯＰ　Ｕ
　２がターゲットシステム７　［１１１１をアクセスし
て得られたデータＥＤＡ　’ｒ　Ａ　Ｏ〜１５がバッフ
ァ回路２２を介して共通パス１１のＤＡＴＡＯ〜１５に
乗せられる。同時にバッファ回路１８，２０がイネーブ
ルとな）。

アＰレス情報も出力される（同図■）。ずなわち再びエ
ミュレーション０ＰＵ２が共通パス１１を占有する。こ
の時アクノーリッジ（以下へＯＫと略記する）信号がｊ
ｉｉｌＪ　ａ１１回路３２から出方され、この信号によ
シトレー？１５ｉｄパス４〃報を１収シ込む。

なお、同図の（イ）の６本の信号はパス切ＦＡ部１０内
の信号であり、（ロ）の５木の信号は共通パス１１の信
号である。

第７図はサポートｃＰＵ９の共通パス１吏用快求かない
場合で、エミュレーションＯＰ　Ｕ　２か共通パス１１
をリードサイクルとして）Ｑｉ用するときのタイムチャ
ートを示しでいる。

パス切換部１．０でｇ　Ｓ　Ｕ　＋３　Ｉｔ。（８号が
兄生するとｈ　ｆｂｌＪ　ｉｍ回路３２から１ｙ　Ａ　
ＯＮ　ｌｓ号が出゛カし、バッファ回路１８．２０がイ
ネーブルとなり、第７図１のようにエミュレーションｃ
　ｐ　Ｕ　２が共通パス１１を占有する。そしてＥ　Ａ
　ｔＪ　Ｎ信号出力後。

所定時１ｄＪ経過してアクセス対象司定回路１７Ａから
ＭＡＰＯＮ信号が出方する。これによりエミュレーショ
ンａｐ０２が共通バスｌｌｉ使用するどの判断が制御回
路３２でなされ、引き続きエミュレーション０ＰＵ２′
ｒｉ共Ｊｉｍス１１を占有し続ける（同図１）。例えば
エミュレーション０ＰＵ２がエミュレーションメモリ１
４に対してリードのアクセスを行う場合、ＥＡＤＯ〜２
３のうちＥＡＤ１４〜２３１７）仮想アドレス勿マツピ
ング回路１７Ｂで実アドレスにアドレス変換したＡＤＯ
〜２０のアドレスでエミュレーションメモリ１４に対し
リードのアクセスを行う。当該エミュレーションメモリ
１４は高速度のメモリが使用されておシ、直ちにＡＤＯ
〜２０上に格納さｔ’している内容がｆ）ＡＴＡＯ〜１
５として共通パス１１に乗せられる。そしてエミュレー
ションメモリ１４からＡ　ＯＫ信号がノパス切換部ｌＯ
へ送られ、イネ−ゾルとなっているラッチ回路２４でＥ
ＤＯＬＫ信号によシ前記ＤＡＴＡＯ〜１５がラッチされ
る（第７図１）５このラッチ以後′／′ｉ、同図■に示
すようにエミュレーション０ＰＵ２の共通ノパス１１の
占有を開放する。そしてエミュレーション０ＰＵ２の１
マシンサイクルの所定の動作タイミングで当該ラッチ回
路２慣にラッチされたＤＡＴＡＯ〜１５　）５エミユレ
ーシヨン０ＰＵ２がＥ　Ｄ　Ａ　’Ｔ’　Ａ、０〜１５
としてリートスる。エミュレーションＯＰ　０２は通常
の動作タイミングで見かｒＦ上エミコーレーションメモ
リ１４をアクセスしてい／）かのり１１〈であるが、当
該エミュレーションメモリ１４ＶＣ対するリードのアク
セス’ｆ、＜　ｋめで早く完了して」？す、前記説明の
如く１マシンサイクルの後半が共）ｉｌｌ　／Ｚス１１
＆ｉｆ用していないｔき時間となっている。エミュレー
ション０ＰＵ２とサボー）ＣＰＵ９との間でアクセスの
競合が生じたとき、この空き時１’ｉ４〕を４１１用し
てサポー）ＣＰＵ９が共通パス１１を使用することがで
きる。

なお同図において、（イ）の７本の伝号なノクス切換部
１０内の信号であり、（ロ）の６本の信号しＬ共通／パ
ス１１の信号である。

第８図はザボー）ＣＰＵ９の共通ノぐス使用四求がない
Ｓ合で、エミュレーションｃ＋ｐｕｚが共通バス１１を
ライトサイクルとして１更用するときのタイムチャート
を示している。

パス切換部１０でＥ１３　Ｕ　Ｓ　Ｉｔ　Ｑ信号が元生
ずると、制御回路３２からこｔＬ’ｆ、受けでＥＡＯＮ
信号が出力し、ノ々ツファ回路１８．２０がイネーブル
とｆＬ、　ｈ　ｂ第８図ＩのようにエミュレーションＣ
ＰＵ２が共通ノパス１１ヶ占有する。そしてＥＡＯＮ信
号出信号出所後時間経過してアクセス対象制定回路１７
ＡからＭ　Ａ　Ｊ）　ＯＮ信号を出力する。これにより
エミュレーションＯＰ　Ｕ　２が共萌ハス１１を使用す
るとの！ｌ（Ｉ断が制御回路３２でなされ、引き続キエ
ミュレーションＣＰＵ２′ｔ′ＪＬ共改パスｌｌ’を占
有し続ける（第８図１）５例えばエミュレーション０Ｐ
Ｕ２がエミュレーションメモリ１４に対しライトのアク
セスを行うｌＪ、４合、ＩｆｌＡＩ）０〜２３のうちＢ
ＡＤ　１４〜２３の仮想アドレスをマツピング回路１７
［１で実アドレスにアドレス変換したＡＤＯ〜２０が前
記バッファ回路ｉｓ、ｚｏ？ｃ介して共通パス１１に乗
せら１．る。

）５エミユレーシヨンＣＰＵ２から出力されたライトす
べきＥ　Ｄ　Ａ　Ｔ　Ａ　Ｏ〜１５ば、制御回路３２が
出力するＤＳ信号Ｖこよってバッファ回路２２がイネー
ブルとなることによシ、当該バッファ回路２２を介して
ＤＡＴＡＯ〜１５として共通ノパス１１に乗せられる。

そして面ぢに、高速度で動作するエミュレーションメモ
リ１４の１げ記７　）”　ｖ　スＡ’　ＤＯ〜２０上に
ＤＡＴＡＱ〜１５がライトされる。

これによりエミュレーションメモリ１４からＡＯＫ信号
がパス切換部１１へ送られ、これ以後は同図Ｈに示すよ
うに、エミュレーションＯＰ　Ｕ　２　？、ｔ　共通ノ
パス１１の占有を開放する。

一般にＣＰＵけライトずべきデータをアドレス出力の直
後に出力するため、エミュレーションメモリ１４へのラ
イト処理を早く完了させることができる。従がってエミ
ュレーション０ＰＵ２の通常の動作タイミングに比べ＆
　１４：Ｉ記第７図で説明したリードの場合と同様、ｌ
マシンサイクルの後半が共通バス１１を使用していない
空き時間となる。

エミュレーション０ＰＵ２とサポート０ＰＵ９とＤ同で
アクセスの競合が生じたとき、この空き時間を利用して
サボー）ＣＰＵ９か共通パス１１を使用することができ
る。

なお同図において、（イ）の７本の信号はノ々ス切換部
１０内の信号であシ、（ロ）の６本の信号は共、ＩＴ１
ｚ々ス１１パス号である。

次に第９図、嬉１０図のタイムチャートを用いてエミュ
レーションＱＰＵ２とサポ−）ＣＰＵ９との間で共通パ
ス使用要求の競合が生じたときの動作の概念を説明する
。

第９図において、パス切換部１０でＥ　Ｂ　Ｕ　Ｓ　Ｒ
Ｑ倍信号発生ずると、制御回路：３２からＥＡＯＮ信号
が出力し、前記説明の如く、エミュレーション０’　Ｐ
　Ｕ　２が共通パス１１を占有する（第９図Ｉ）。

この第９図Ｉの期間にパス切換バｌＸ１０で５ＢＵＳＲ
Ｑ信号が発生しても、制御回路３２は５ＡＯＮ信号全出
力しないので、エミュレーション０ＰＵ２が共通パス１
１を占有し続ける。ぞして“１ｔｉｉＪ　ｍｕ回路３２
へＡＣＫ信号が送られ、こｔＬによりｇＡＯＮ信号が消
滅し、すなわちｒＬ」からｒ　ＨＪに反転し、エミュレ
ーション０ＰＵ２は共通ハス１１．　（Ｄ　占有ｆ：開
放する。直ちに制御回路３２１／′１ＳＡＯＮ信号ｆ、
出力し、サポー）ＣＰＵ９が共通パス１１を占有する。

そしてパス切換部１０でＥ　Ｂ　Ｕ　Ｓ　ＲＱ信号が発
生すると、それまでにサポート０ＰＵ９がその共通パス
１１のパスサイクルを完了していないときＵ（１９図１
［）、エミュレーションＣＰＵ２が共通ノパス１１ｆ：
友先的に使用する権利を有しているので、制御回路３２
ｄＥＡＯＮ信号を出力するとともに、５ＡＯＮ信号を消
滅させる。すなわち「Ｌ」から「Ｉ（」にＳ　ＡＯＮ信
号が反転する。

これによってＡＣＫ信号も消α記する。エミュレーショ
ン０ＰＵ２の共通パス１１の占有が絖いている間（第９
図■）も、前記サボー）ＣＰＵ９のマシンサイクルは未
完了でｄつるが故にＳ　Ｂ　［Ｊ　Ｓ　１１．　Ｑ信号
が制御回路３２から依然として出力している。

エミユレーション０ＰＵ２Ｄ共通パス１１の占有が開放
されると、再び制御回路３２から８ＡＯＮ信号が出力し
、？ボー）ＣＰＵ２が共通パス１１を占有して（−、ｌ
！９図■）、そのマシンサイクルを実行する。サポート
０ＰＵ２のマシンサイクルが完了すると、制−回路３２
〜Ａ　ＯＫ信号が送られ　ｌこれにより制御回路３２１
−ｔ、５ＡＯＮ信号を消滅させる。このようにエミュレ
ーションＯＰ　Ｕ　２　ト１’ボー）ＣＰＵ９との間で
共通／々ス１１の１史用要求が競合したときは、前記第
６図で説明したエミュレーション０ＰＵ２が共庖ハス１
１ｅ占イ１していない空き時間を４ｕ用して、サポート
０ＰＵ９が共通パス１１を占有するパス切換が行われる
。

第１０図は第９図と同６にエミュレーションＣＰＵ２と
サポー）ＣＰＵ９との間で共通パス使用要求の競合した
場合の詳細なタイムチャートであり。

第１Ｏ図１はサポー１−　ＯＰ　Ｕ　９が共通パス１１
を占有している間にそのマシンサイクルが完了しなかっ
た場合であり、同図ｎｈエミュレーション０ＰＵ２が共
通／々ス１１を占有し、・仁のマシンサイクルを完了す
るル」間であり、同図ＩＩＩはサポート０ＰＵ９が再度
共通パス１１を占有し、そのマシンサイクルが完了した
場合金それぞれ次わしている。

なお上記説明″ｒ１１６ビツトのマイクロプロセッサを
例に挙げ説明したもので、エミュレーション０ＰＵ２Ｃ
１ビツト数はこれｖｃ　ＩＢ定されることはなく、任意
のビット数を有するマイクロプロセッサ−を用いてもよ
い。これに応じてアドレスバス、データバスの線数が変
わる。

以上説明した如く２本シ４明により、ば。

（１）　パス切戻部を設けてパス切換全行ワことによ９
１個の共通パスで済み、パスラインの配線数が少なくて
よいので、エミュレーションＣＰＵのビット数が多く　
ｙｒ　４％はなる程その効果が顕著となる。

（２）　そして本発明のエミュレータμツ°ボートＣＰ
Ｕｆ：備えているので、メインＣＰＵから切離して単体
の製品として使用できる。

（３）′またパス切換部でパス切換が付われるので。

エミュレーションメモリ、トレーサ、及ヒモニタの各装
置にエミュレーションＯｌ）　Ｕ　、！：　メイン０１
）　Ｕとのアクセスの競合に対処した複雑な切１莢回路
を必要としなくなり、同時にパラノア回路の叔も少なく
てすむ。

（４）　さらに、従来エミュレーションメモリに設けて
いたマツピング回路及びアクセス対象判定回路をパス切
換部に設けたことによシ、（ａ）　マツプ出力が早く出
されるようになる。

ｆｂ）　エミュレーションＯＰ　Ｕ　、！：メインＣＰ
Ｕとの両者からアクセスされなくなったので。

エミュレーションメモリの４ｇ成が１ム１単となる。

（Ｃ）　メインＣＰＵＱ下に設けられ／こサポートＣＰ
Ｕがエミュレータ金座の′―”址を行ｌ／′１−？すく
なる。

（ｄ）　エミュレーションメモリ’ｄ：　’４　’Ａに
＋７７ＪＩｌ　３−ることかできる。

等の効果がある。

【図面の簡単な説明】

第１図は従来のエミュレータのづ一成図、弔２図μ本発
明に係るエミュレータの信成凶、第３凶は本発明に係る
エミュレータの基本原血説ゆ４図、４６４図はアドレス
バス及びデータバス切換回路の−実施例構成、第５図は
パス切換部の一実施例構成。 第６図ないし第８図μエミュレーションＯＰＵの共通パ
ス使用要求が生じたときのタイムチャート。 第９図、＠ｌＯ図はエミュレーションｃＰＵとサポート
ＣＰＵ１！：！／）同で共通バス性用要求の成金が生じ
たときのタイムチャート忙示している。 図中、１μメインＣＰＵ、２はエミュレーションＯＰ　
Ｕ、　’３　？ｊエミュレーションメモリ、４）まトレ
ー？　ｂ　５　’ｔｉ七ニタ、６はメインＯＰ　Ｕバス
、７けターゲットシステム、８１ｒＪ、エミュレーショ
ンＯＰＵ／パス、９はサポートＣＩ’Ｕ、ｌＯｉまパス
切換部、１１μ共通パス、１２はサポートＯＰＵパス、
１３ｉ１エミユレーシヨンＣＰＵパス、１４μエミユノ
ーシヨンメモリ＆　１５１ユトレーｔ　、１６μモニタ
、１７Ａｉ−ｔ：アクセス対象同定回路、１７Ｂはマツ
ピンク回路、１８ないし２３１１パンファ回路、２４．
２５はラッチ回ｌＬ８．２６なめし２９は負論理ナンド
回路、３０．：（Ｉｌよインバータ回路、３．２は開−
回路、３３μアドレス及びデータバス切（負回路を衣わ
している。 特許出゛願人　安立電気株式会社 ｍ６図 ヒＩ＋−□ｘ□＋−ｍ→ 第７図 トーＩ−→−Ｉ［−一一一

Claims (1)

1. 【特許請求の範囲】 ｎ）ｐ−ケラトシステム７に搭載されるヘキＯＰＵの代
   行を行うエミュレーションＣＰＵ　２と：ターゲットシ
   ステムｔエミュレートするに轟ってエミュレータを管理
   するサポート０ＰＵ９と；ターゲットシステムのプログ
   ラムラ格納するエミュレーションメモリ１４と；指定さ
   れた条件に合致した時点からエミュレーションＣＰＵの
   実行麗歴を指定されたーリーイクルごとにトレースする
   トレーサ１５と；モニタプログラムを格納するとともに
   、エミュレーションＣＰＵとサポートＯＰ　Ｕとの間で
   交換される情報を格納するモニタ１６と；エミュレーシ
   ョンメモリ、トレーｆ及Ｕモニタの共通パス１１をエミ
   ュレーションＣＰＵに接ｋ　８　しているエミュレーシ
   ョンＣＰＵパス１３またはサポートＣＰＵに接続されて
   いる？、ｆ’−）　ＯＰ　Ｕパス１２のいずれかに切換
   を行い、エミュレーションＣＰＵとサポートＣＰＵとの
   間で共通パス使用要求の競合が生じたとき、優先してエ
   ミュレーションＣＰＵパス側に共通パス占有の切換制御
   を行うとともに、エミュレーションＣＰＵが共通パスを
   使用していない時１ｉｉＪにサポートＣＰＵ／々スｕ’
   ｒｕに共通パス占有の切換制御を行うパス切換部１０と
   を備えたエミュレータ。 （２）　前記パス切換部１０シまマツピング回路１７ｆ
   ３を備え、該マツピング回路でアドレス変換した上でエ
   ミュレーションメモリｒアクセスするようにしたことを
   特徴とする特許請求の範囲俳（１）項記載のエミュレー
   タ。 ＋３）　前記”’−Ｘ　９Ｊ換部１０　ｉｊ、エミュレ
   ーションＣＰＵのアクセスが共通バス紫使用するか否か
   を判定するアクセス対象判定回路１７Ａと；エミュレー
   ションＣＰＵあるいＵＶポー　）ＯＰＵが共通パスを使
   用するときに、各ＣＰＵが固有のアクセス時間で処理し
   ながら共通／々スの使用時間を短縮するアクセス時間変
   換機能を持ったアドレス及びデータ、６ス切換回路３３
   と；アドレス及びデータ／セス切換回路を制御する制卸
   回路３２とを備えたことを特徴とする特許請求の範囲第
   （１）項または第（２）項記載のエミュレータ。