JPS605986B2 - 入出力制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、予備系の保守診断も容易に行うことができる
入出力制御方式に関するものである。

中央処理装置と主記憶装置と入出力制御装置とが共通バ
スで接続され、入出力制御装置に複数の入出力装置が接
続されたシステムに於いては、中央処理装置と、その中
央処理装置が入出力制御装層を制御する為に入出力制御
装置に設けられた装置レジスタとの間、及び中央処理装
置と、入出力制御装置に設けられた入出力装置を制御す
る為に入出力装置対応の領域を有するサブチャネル制御
メモリとの間のプログラムモードによる制御ル−トと、
主記憶装置とサブチャネル制御メモリとの間のプログラ
ムモード及び直接メモリアクセスモードによる制御ルー
トとを有するのが一般的である。このようなシステムに
於いて、入出力制御装置を二重化構成とした場合、一般
には現用系と予備系とは、同一のアドレスを使用してい
るものであるから、予備系となった入出力制御装置を中
央処理装置からアクセスすることはできないものであっ
た。

この場合、現用系と予備系との入出力制御装置のアドレ
スを異ならせれば、予備系となった入出力制御装置のア
クセスも可能となる。しかし、アドレス数が２倍となる
ので、多数の入出力装置が収容されている場合には、実
用的でないものとなる。本発明は、簡単な構成により、
中央処理装置から入出力制御装置の装置レジス夕を介し
てサブチャネル制御メモリをアクセスし得るようにする
ことを目的とし、それによって、予備系の入出力制御装
置の保守診断も可能となるものである。

以下実施例について詳細に説明する。第１図は本発明の
実施例のブロック図であり、中央処理装置ＣＰＵ、主記
憶装置ＭＭ及び入出力制御装置ＣＣとは、共通バスＣＢ
ＵＳにより接続され、入出力制御装置ＣＣには、装置制
御語を格納する装置レジスタＵＲと入出力装置対応の領
域を有するサブチャネル制御メモリＳＣＭとが設けられ
、＃０〜＃ｎの入出力装置１／０が中央処理装置ＣＰＵ
からの制御で、入出力制御装置ＣＣにより時分割的に制
御される。

制御ルートは、鎖線で示す■〜■が一般的なものであり
、■の制御ルートは中央処理装置ＣＰＵと装置レジスタ
ＵＲとの間、■の制御ルートは中央処理装置ＣＰＵとサ
ブチャネル制御メモリＳＣＭとの間、■の制御ルートは
主記憶装置ＭＭとサブチャネル制御メモリＳＣＭとの間
であり、本発明は、更に点線で示すＡの制御ルート、即
ち、中央処理装置ＣＰＵとサブチヤネル制御メモリＳＣ
Ｍとの間に、装置レジスタＵＲを介したルートを可能と
したものである。

装置制御語を格納する装置レジスタＵＲは、通常、プロ
グラムキーレジスタ部ＰＫ、コントロールレジスタ部Ｃ
ＴＲ、ィンタラプションレジスタ部ｍＲから構成される
。

第２図は、本発明の実施例に於ける装置レジスタＵＲの
構成を示すもので、ＰＫ、ＣＴＲ、ＩＮＲの他に、保守
用レジス夕部ＤＲを設け、更にプログラムキーレジスタ
部ＰＫは保守用メモリアドレス記憶部としても用いられ
るものである。このプログラムキーレジスタ部ＰＫが保
守用メモリアドレス記憶部として有効であるか杏かを示
す表示部として、コントロールレジスタ部ＣＴＲにユニ
ットアクティベートビットＵＡが形成されている。通常
の制御は、プログラムキーレジスタ部ＰＫ、コントロー
ルレジスタ部ＣＴＲ及びインタラプションレジス夕部ｍ
Ｒにより行われる。

又ユニットアクティベートビットＵＡは、前述のように
、保守用メモリアドレス記憶部の有効／無効を表示する
表示部を構成し、例えば、“０”のとき有効、“１”の
とき無効とするものであって、有効の場合は、プログラ
ムキーレジスタ部ＰＫは、保守用メモリアドレス記憶部
として使用され、保守動作時に、中央処理装置ＣＰＵが
アクセスすべきサブチャネル制御メモリＳＣＭのアドレ
スが格納されるものである。制御ルートＡによるサブチ
ャネル制御メモリＳＣＭの議取りは、次のようにして実
行される。

即ち、保守動作時、中央処理装置ＣＰＵから装遣しジス
タＵＲのプログラムキーレジスタ部ＰＫに、謙取るべき
サブチャネル制御メモリＳＣＭのアドレスを保守用アド
レスとして■の制御ルートで書込み、次に中央処理装置
ＣＰＵから装置レジスタＵＲの保守用レジスタ部ＤＲに
対して、■の制御ルートで謙出命令を実行する。このと
き、ユニットアクティベートビツトＵＡが“０”であれ
ば、保守用メモリアドレス記憶部として有効であるから
、プログラムキーレジスタ部ＰＫにセットされた保守用
アドレスによって、サブチヤネル制御メモリＳＣＭをア
クセスしてその内容を保守用レジスタ部ＰＲに読出し〜
そのデータを中央処理装置ＣＰＵに転送する。又制御
ルートＡによるサブチャネル制御メモリＳＣＭの書込み
は、中央処理装置ＣＰＵから装置レジスタＵＲのプログ
ラムキーレジスタ部ＦＫに、書込むべきサブチャネル制
御メモリＳＣＭのアドレスを、保守用アドレスとして■
の制御ルートで書込み、次に中央処理装置ＣＰＵから装
置レジスタＵＲの保守用レジスタ部ＤＲに対して書込命
令を■の制御ルートで実行する。

このとき、ユニットアクティベートピツトＵＡが“０”
であれば、保守用メモリアドレス記憶部として有効であ
るから、プログラムキーレジスタ部ＰＫにセットされた
保守用アドレスによりサブチャネル制御メモリＳＣＭを
アクセスして書込むものである。前述の如き制御ルート
Ａを利用することにより、予備系の保守診断が容易とな
るものである。

例えば、第３図に示すように、二重化構成の入出力制御
装置ＣＣｏ，ＣＣ．に於いて、装置レジスタＵＲｏ，Ｕ
Ｒ，は同一のアドレスとし、一方の入出力制御装置ＣＣ
ｏが現用系、他方の入出力制御装置ＣＣ，が予備系とな
ったとき、装置レジスタＵＲｏのユニットアクテイベー
トビツトＵＡを、“１”とし、装置レジスタＵＲ，のユ
ニットアクティベートビットＵＡを、“０”とし、現用
系の入出力制御装置ｔＣｏと共通バスＣＢＵＳを介して
中央処理装置ＣＰＵ及び主記憶装瞳ＭＭとの間で、第１
図について説明したように、制御ルート■〜■でデータ
転送が行われる。又予備系の入出力制御装置ＣＣ，に対
しては、サブチャネル制御メモリＳＣＭ，のアドレスが
現用系の入出力制御装置ＣＣｏのサプチャネル制御メモ
リＳＣＭｏのアドレスと同一であるから、現用系入出力
制御装置ｔＣｏを制御している中央処理装置ＣＰＵは、
予備系入出力制御装置ＣＣ，のサブチヤネル制御メモリ
ＳＣＭ，との間で、データ転送を行うことができないハ
ード構成となっており、通常は中央処理装置ＣＰＵと予
備系入出力制御装置ＣＣ，のサブチヤネル制御メモリＳ
ＣＭ，との間のデータ転送は不可能であるが、前述の制
御ルートＡを用いることによってそのデータ転送が可能
となるものである。即ち、予備系の装置レジスタＵＲ．
のプログラムキーレジスタ部ＰＫのサブチヤネル制御メ
モリＳＣＭ，のアドレスを保守用アドレスとしてセット
し、保守用レジスタ部ＤＲに対して読出命令或いは書込
命令を実行することにより、装置レジスタＵＲ，のユニ
ットアクテイベートビツトＵＡが“０”であるから、制
御ルートＡによってデータ転送が可能となる。

この制御ルートＡを診断ルートとすることにより、オン
ライン中央処理装置による予備系の入出力制御装置の保
守診断が可能となる。第４図は前述の入出力制御装置の
菱部ブロック図であり、第１図と同一符号は同一部分を
示し「ＲＶはケーブルレシーバ、ＤＶはケーブルドライ
バ、ＣＴＬは各部へ制御信号を加えるチャネル制御部、
ＤＢＵＳはデータバス、ＡＢＵＳはアドレスバス、ＷＲ
は制御中に必要なサプチヤネル制御メモリＳＣＭ内のデ
ータを講出してセットするワーキングレジスタ、ＢＲは
入出力装置１／０との間のデータを一時蓄積するバッフ
ァレジスタ、ＤＥＴは保守用アドレスを検出してアドレ
スパスＡＢＵＳのゲート制御を行う保守用アドレス検出
部、ＡＣは各サブチャネルを時分割制御する為のアドレ
スカウンタ、ＡＤＣはアドレス制御部、ＡＤはアドレス
デコーダ、Ｍ円Ｘはマルチプレクサ、ＷＡＤは割込アド
レス、ＭＡＴは割込データである。

プログラムキーレジスタ部ＰＫ、コントロールレジス夕
部ＣＴＲ、ィンタラプションレジスタ部瓜Ｒ及び保守用
レジスタ部ＤＲによって装置レジスタＵＲが構成される
ものであるが、保守用レジスタ部ＤＲはアドレスのみ割
当て、金物としての実体はないものである。コントロー
ルレジスタ部ＣＴＲ内のユニットアクティベートビット
ＵＡは、前述の如く制御ルートＡを必要としない場合、
例えば、現用系の場合に“１”、制御ルートＡを必要と
する場合、例えば、予備系の場合に“０”に書換えられ
る。

このユニットアクテイベートビツトＵＡが“０”の場合
に、プログラムキーレジスタ部ＰＫが保守用アドレス記
憶部として有効となる。制御ルートＡによりデ−タ転送
を行う場合、中央処理装置ＣＰＵからプログラムキーレ
ジスタ部ＰＫのアドレスとデータとしてのサプチヤネル
制御メモリＳＣＭのアドレスが、保守用アドレスとして
送出されて書込まれ、次の保守用レジスタ部ＤＲのアド
レスへ読出命令又は書込命令が実行される。

この保守用レジスタ部ＤＲのアドレスを、保守用アドレ
ス検出部ＰＥＴが検出すると、アドレスバスＡＢＵＳの
プログラムキーレジスタ部ＰＫのルートのゲートを開け
、プログラムキーレジスタ剖ＰＫに書込まれた保守用ア
ドレスをサブチャネル制御メモリＳＣＭに加え、データ
バスＤＢＵＳを介した中央処理装置ＣＰＵからサブチヤ
ネル制御メモリＳＣＭへのデータの書込み或いはサブチ
ャネル制御メモリＳＣＭから読出したデータの中央処理
装置ＣＰＵへの転送を実行する。又現用系としての通常
ルートでデータ転送を行う場合は、共通バスＣＢＵＳか
らのアドレスによりアドレスバスＡＢＵＳを介してサブ
チャネル制御メモリＳＣＭがアクセスされ、中央処理装
置ＣＰＵ又は主記憶装置ＭＭとサブチャネル制御メモリ
ＳＣＭとの間で共通バスＣＢＵＳ及びデータバスＤＢＵ
Ｓを介してデータ転送が行われる。

一方、入出力制御装置ＣＣ内部処理の場合、アドレスカ
ウンタＡＣからのアドレスにより、サブチャネル制御メ
モリＳＣＭがアクセスされ、且つアドレスデコーダＡＤ
でデコードされて指定された入出力装置１／０との間で
、バッファレジスタＢＲ及びマルチプレクサＭ円Ｘを介
してデータ転送が行われる。以上説明したように、本発
明は、入出力制御装置ＣＣに、保守用アドレスを格納す
るプログラムキーレジスタ部ＰＫ等からなる保守用メモ
リアドレス記憶部と、保守用レジスタ部ＤＲと、保守用
メモリアドレス記憶部の有効／無効を表示するユニット
アクティベートピットＵＡ等の表示部とを設けて、中央
処理装置ＣＰＵから入出力制御装置ＣＣの入出力装置１
／０対応の領域を有するサプチャネル制御メモリＳＣＭ
への直接アクセスを無効としたときに、中央処理装置Ｃ
ＰＵから保守用メモリアドレス記憶部を有効としてユニ
ットアクティベートビットＵＡ等からなる表示部に表示
し保守用メモリアドレス記憶部に、サブチャネル制御メ
モリＳＣＭのアドレスを保守用アドレスとしてセットし
、この保守用アドレスをアドレスとして謙出命令或いは
書込命令を実行して、サプチャネル制御メモリＳＣＭと
中央処理装置ＣＰＵとの間でデータ転送を行うものであ
り、二重化構成或いは複数の現用系に対して任意数の予
備系を設けたシステムに於いて、予備系となった入出力
制御装置を、オンラインの中央処理装置ＣＰＵから保守
診断することが可能となる。

又このような制御を行う為の構成として、保守用メモリ
アドレス記憶部と、その有効／無効を表示する表示部を
設けるだけで良いので、構成が複雑化することもなく、
実用上の効果は非常に大きいものである。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は装置レ
ジスタの説明図、第３図は予備系の保守診断の説明図、
第４図は本発明の実施例の入出力制御装置の要部ブロッ
ク図である。 ＣＰＵは中央処理装置、ＭＭは主記憶装置、ＣＢＵＳは
共通バス、ＣＣは入出力制御装置、ＵＲは装置レジスタ
、ＳＣＭはサブチャネル制御メモリ、１／０は入出力装
置、ＰＫはプログラムキーレジスタ部、ＣＴＲはコント
ロールレジスタ部、ＵＡはユニットアクテイベートビツ
ト、ＩＮＲはインタラブションレジスタ部、ＤＲは保守
用レジスタ部、ＤＥＴは保守用アドレス検出部「ＡＤＣ
はアドレス制御部、ＡＣはアドレスカウンタ、ＷＲはワ
ーキングレジスタ、ＢＲはバツフアレジスタ、ＣＴＬは
チャネル制御部、ＡＤはアドレスデコーダである。 オー図 オ２図 オ３図 オ４図

Claims (1)

【特許請求の範囲】
1. １ 中央処理装置と主記憶装置と入出力制御装置とが共
   通バスを介して接続され、前記入出力制御装置に接続さ
   れた入出力装置を制御する入出力制御方式に於いて、前
   記入出力制御装置に、保守用アドレスを格納する保守用
   メモリアドレス記憶部と、保守動作時にデータを格納す
   る保守用レジスタ部と、前記保守用メモリアドレス記憶
   部の有効／無効を表示する表示部とを設け、前記中央処
   理装置から前記入出力制御装置の入出力装置対応の領域
   を有するサブチヤネル制御メモリへの直接アクセスを無
   効としたときに、前記中央処理装置から前記保守用メモ
   リアドレス記憶部を有効として前記表示部に表示し、且
   つ前記保守用メモリアドレス記憶部に、サブチヤネル制
   御メモリのアドレスを保守用アドレスとしてセツトし、
   該保守用アドレスをアドレスとして読取命令或いは書込
   命令を実行し、前記サブチヤネル制御メモリと前記中央
   処理装置との間でデータ転送を行うことを特徴とする入
   出力制御方式。