JPS606107B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS606107B2 JPS606107B2 JP51036607A JP3660776A JPS606107B2 JP S606107 B2 JPS606107 B2 JP S606107B2 JP 51036607 A JP51036607 A JP 51036607A JP 3660776 A JP3660776 A JP 3660776A JP S606107 B2 JPS606107 B2 JP S606107B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- electrode portion
- manufacturing
- oxide film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Electron Beam Exposure (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法、とくに金属−絶縁物
一半導体構造の電界効果トランジスタ（以下ＭＩＳ型Ｆ
ＥＴと略記する）の製造方法に関するものである。
一半導体構造の電界効果トランジスタ（以下ＭＩＳ型Ｆ
ＥＴと略記する）の製造方法に関するものである。
従釆用いられているＭＩＳ形ＦＥＴの製造方法を説明す
ると、第１図に示す如く、まずシリコン半導体基板１上
に設けた厚い二酸化シリコン（Ｓｉ０２）からなる絶縁
層２にＦＥＴ形成領域の窓をあげてシリコン半導体基板
１を表出させた後、該基板上にゲート酸化膜３を被着す
る。
ると、第１図に示す如く、まずシリコン半導体基板１上
に設けた厚い二酸化シリコン（Ｓｉ０２）からなる絶縁
層２にＦＥＴ形成領域の窓をあげてシリコン半導体基板
１を表出させた後、該基板上にゲート酸化膜３を被着す
る。
その後該ゲート酸化膜３上に金属あるいはポリシリコン
からなるゲート電極４を形成した後、これをマスク材と
して上面からイオン注入技術を用いて不純物を注入する
か、あるいはゲート電極４をマスクとしてゲート酸化膜
３をエッチングして拡散窓を形成した後不純物拡散する
かして、セルフアラインでソース領域５およびドレィン
領域６を形成する。その後第２図に示す如く、ゲート電
極４を含む全面をＰＳＧなどの保護膜７で覆い、該保護
膜７に電極窓をあげ、アルミニウム薄層による配線層８
を形成してソース領域５およびドレイン領域６から電極
を引出す。上述の如き従来の製造方法によると、不純物
導入にイオン注入を利用した場合でも注入した時点では
、ゲート電極４の下面に不純物拡散領域は存在していな
いが、注入後のァニール時保護膜形成工程時およびアル
ミニウム配線層とソース、ドレィン領域とのオーミック
接触の形成工程時の熱処理を行なうと、ソースおよびド
レィン領域は横方向および深さ方向に拡散してそれら領
域を広げる。
からなるゲート電極４を形成した後、これをマスク材と
して上面からイオン注入技術を用いて不純物を注入する
か、あるいはゲート電極４をマスクとしてゲート酸化膜
３をエッチングして拡散窓を形成した後不純物拡散する
かして、セルフアラインでソース領域５およびドレィン
領域６を形成する。その後第２図に示す如く、ゲート電
極４を含む全面をＰＳＧなどの保護膜７で覆い、該保護
膜７に電極窓をあげ、アルミニウム薄層による配線層８
を形成してソース領域５およびドレイン領域６から電極
を引出す。上述の如き従来の製造方法によると、不純物
導入にイオン注入を利用した場合でも注入した時点では
、ゲート電極４の下面に不純物拡散領域は存在していな
いが、注入後のァニール時保護膜形成工程時およびアル
ミニウム配線層とソース、ドレィン領域とのオーミック
接触の形成工程時の熱処理を行なうと、ソースおよびド
レィン領域は横方向および深さ方向に拡散してそれら領
域を広げる。
このため、ゲート電極と、ソース領域５およびドレィン
領域６とが重なり〜 これらの間に寄生容量が発生して
ＭＩＳ型ＦＥＴの特性に悪影響を及ぼすという欠点を有
している。本発明は、上述の如き従来の欠点を改善する
新規な発明であり、その目的は、ゲート電極下に、ソー
ス領域およびドレィン領域が存在しないようなＭＯＳ型
ＦＥＴの製造方法を提供することにある。
領域６とが重なり〜 これらの間に寄生容量が発生して
ＭＩＳ型ＦＥＴの特性に悪影響を及ぼすという欠点を有
している。本発明は、上述の如き従来の欠点を改善する
新規な発明であり、その目的は、ゲート電極下に、ソー
ス領域およびドレィン領域が存在しないようなＭＯＳ型
ＦＥＴの製造方法を提供することにある。
その目的を達成せしめるため、本発明の半導体装置の製
造方法は、ゲート酸化膜上に重元素からなる層を有する
ゲート電極部分を形成した後、少なくともゲート電極部
分の周囲に電子ビームに露光するレジスト膜を被着し
Ｘ線を照射してゲ−ト電極部分の重元素から放出された
二次電子により前記レジスト膜を感光せしめた後、現像
を行ってソース「ドレィン領域形成用の窓を形成する工
程を含むことを特徴とするもので「以下実施例について
詳細に説明する。
造方法は、ゲート酸化膜上に重元素からなる層を有する
ゲート電極部分を形成した後、少なくともゲート電極部
分の周囲に電子ビームに露光するレジスト膜を被着し
Ｘ線を照射してゲ−ト電極部分の重元素から放出された
二次電子により前記レジスト膜を感光せしめた後、現像
を行ってソース「ドレィン領域形成用の窓を形成する工
程を含むことを特徴とするもので「以下実施例について
詳細に説明する。
第３図に示す如く、シリコン半導体基板１０の上に二酸
化シリコン（Ｓｉ０２）からなる絶縁層１ １を設け、
該絶縁層１１にＦＥＴ形成領域の窓をあげてシリコン半
導体基板亀Ｑを表出させた後、シリコン半導体基板亀０
上に熱酸化によるゲート酸化膜１２を被着し、その上に
ポリシリコン層１３を被着する。
化シリコン（Ｓｉ０２）からなる絶縁層１ １を設け、
該絶縁層１１にＦＥＴ形成領域の窓をあげてシリコン半
導体基板亀Ｑを表出させた後、シリコン半導体基板亀０
上に熱酸化によるゲート酸化膜１２を被着し、その上に
ポリシリコン層１３を被着する。
なお、ポリシリコン層１３には「不純物をドーブして導
電性ポリシリコン層にしておく。その後、重金属たとえ
ば金（Ａｕ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、タ
ングステン（Ｗ）などの層１４を被着した後、ホトェツ
チング技術によりポリシリコン層１３および重金属層１
４を選択エッチングして第４図の如くポリシリコン層１
３′および重金属層１４′からなるゲート電極１５部分
を形成した後、全面にレジスト層１６を被着する。該レ
ジスト層は、たとえばＤＡＰ（ジアリルオルソフタレー
ト）と呼ばれるレジスト材からなり、電子ビームに露光
する。本実施例においては、該レジスト膜１６はネガ型
のものを使用している。次に半導体基板１０の上から矢
印のようにＸ線を照射する。
電性ポリシリコン層にしておく。その後、重金属たとえ
ば金（Ａｕ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、タ
ングステン（Ｗ）などの層１４を被着した後、ホトェツ
チング技術によりポリシリコン層１３および重金属層１
４を選択エッチングして第４図の如くポリシリコン層１
３′および重金属層１４′からなるゲート電極１５部分
を形成した後、全面にレジスト層１６を被着する。該レ
ジスト層は、たとえばＤＡＰ（ジアリルオルソフタレー
ト）と呼ばれるレジスト材からなり、電子ビームに露光
する。本実施例においては、該レジスト膜１６はネガ型
のものを使用している。次に半導体基板１０の上から矢
印のようにＸ線を照射する。
このＸ線照射により、ゲート電極部分１５を形成してい
る重金属層１４′がＸ線を吸収して二次電子を放射する
。そしてレジスト層１６は放射された二次電子に感光す
る。レジスト膜はＸ線照射のみによっても感光するが、
重金属層１４「からの多量の２次電子によってより急速
に感光するので、Ｘ線照射量を調節することにより、実
質的に２次電子照射部のみを感光させ得る。なおＬ上記
×線照射において、レジスト層１６が二次電子により感
光される厚さすなわち二次電子の到達距離は「 Ｘ線の
波長および電子線の通過する場所の密度で決まる。
る重金属層１４′がＸ線を吸収して二次電子を放射する
。そしてレジスト層１６は放射された二次電子に感光す
る。レジスト膜はＸ線照射のみによっても感光するが、
重金属層１４「からの多量の２次電子によってより急速
に感光するので、Ｘ線照射量を調節することにより、実
質的に２次電子照射部のみを感光させ得る。なおＬ上記
×線照射において、レジスト層１６が二次電子により感
光される厚さすなわち二次電子の到達距離は「 Ｘ線の
波長および電子線の通過する場所の密度で決まる。
云いかえれば、Ｘ線の波長および（または）場所の密度
を適当に選択することにより、感光部分の厚さを自由に
制御することができる。．その後、レジスト層１６を溶
解させる溶剤中にシリコン半導体基板を浸潰して未感光
部分のレジスト層を除去して現像し、第５図の如くゲー
ト酸化膜１２を表出させ、その後ドライエッチングを行
なって第６図の如く表出しているゲート酸化膜亀２を除
去した後〜ゲート電極部分１５を覆うレジスト層１６を
マスク材として上面からイオン注入技術を用いて不純物
を注入し、セルフアラィンでソース領域１７およびドレ
ィン領域１８を形成しｔ レジスト層１６を除去して第
７図の如くゲート電極部分を表出させる。
を適当に選択することにより、感光部分の厚さを自由に
制御することができる。．その後、レジスト層１６を溶
解させる溶剤中にシリコン半導体基板を浸潰して未感光
部分のレジスト層を除去して現像し、第５図の如くゲー
ト酸化膜１２を表出させ、その後ドライエッチングを行
なって第６図の如く表出しているゲート酸化膜亀２を除
去した後〜ゲート電極部分１５を覆うレジスト層１６を
マスク材として上面からイオン注入技術を用いて不純物
を注入し、セルフアラィンでソース領域１７およびドレ
ィン領域１８を形成しｔ レジスト層１６を除去して第
７図の如くゲート電極部分を表出させる。
高エネルギーのイオン注入を行えば、ゲート酸化膜１２
の表出部除去は必ずしも必要な工程ではなく、厚い絶縁
層１１としジスト層１６をマスクとしてゲート酸化膜１
２を通してイオン注入するようにしてもよい。またイオ
ン注入の代わり１こ通常の拡散法を適用することもでき
、その場合は第５図における厚い絶縁層１６とゲート酸
化膜の間の閉口を拡散窓として不純物拡散をすれば第７
図の如くソース、ドレィン領域１７，１８が形成される
。この図からもあきらかなように、ゲート酸化膜１２お
よびレジスト層１６のために、ソース領域１７とゲ−ト
電極部分１５を構成するポリシリコン層１３′の端部と
の間およびドレィン領域１８とゲート電極部分１５端部
を構成しているポｌｊシリコン層１３′との間には不純
物が導入されず、その間隔は夕，および〆２である。し
かも、Ｘ線の照射を第４図の矢印でもわかるように、垂
直方向および斜め方向から行なえば、重金属層１４′か
ら十分に、また四方に均等に二次電子が放射されてレジ
スト層１６を均等の厚さに感光させる。このため、間隅
そ，および夕２はほぼ等間隔になる。なお、ゲート電極
部分１５を構成している重金属層１４′が不要であれば
、この際除去してもよい。
の表出部除去は必ずしも必要な工程ではなく、厚い絶縁
層１１としジスト層１６をマスクとしてゲート酸化膜１
２を通してイオン注入するようにしてもよい。またイオ
ン注入の代わり１こ通常の拡散法を適用することもでき
、その場合は第５図における厚い絶縁層１６とゲート酸
化膜の間の閉口を拡散窓として不純物拡散をすれば第７
図の如くソース、ドレィン領域１７，１８が形成される
。この図からもあきらかなように、ゲート酸化膜１２お
よびレジスト層１６のために、ソース領域１７とゲ−ト
電極部分１５を構成するポリシリコン層１３′の端部と
の間およびドレィン領域１８とゲート電極部分１５端部
を構成しているポｌｊシリコン層１３′との間には不純
物が導入されず、その間隔は夕，および〆２である。し
かも、Ｘ線の照射を第４図の矢印でもわかるように、垂
直方向および斜め方向から行なえば、重金属層１４′か
ら十分に、また四方に均等に二次電子が放射されてレジ
スト層１６を均等の厚さに感光させる。このため、間隅
そ，および夕２はほぼ等間隔になる。なお、ゲート電極
部分１５を構成している重金属層１４′が不要であれば
、この際除去してもよい。
．その後、従来の製造方法と同じように、ゲート電極１
３″を含む全面を第８図示の如くＰＳＧなどからなる保
護膜１９で覆い〜該保護膜１９に電極窓をあげアルミニ
ウム配線層２０および２１を形成してソース領域１７お
よびドレィン領域１８から電極を引出す。
３″を含む全面を第８図示の如くＰＳＧなどからなる保
護膜１９で覆い〜該保護膜１９に電極窓をあげアルミニ
ウム配線層２０および２１を形成してソース領域１７お
よびドレィン領域１８から電極を引出す。
なお、保護膜形成時の熱処理およびソ−ス領域、ドレィ
ン領域とアルミニウム配線層との間のオーミック接触の
形成工程時の熱処理により、ソースおよびドレィン領域
は横および深さ方向に広がる。
ン領域とアルミニウム配線層との間のオーミック接触の
形成工程時の熱処理により、ソースおよびドレィン領域
は横および深さ方向に広がる。
しかしながら、上記領域とゲート電極の端部の間にはあ
らかじめ間隔が設けられているので、熱処理時間を制御
すれば、広がったドレィンおよびソース領域の端部とゲ
ート電極の端部とを一致させ、かつ互いに重ならないよ
うにすることができる。電子ビームに感光するレジスト
層は、ネガ形のほかにポジ形のものを使用することもで
きる。ポジ形を使用した場合、現像を行うと二次電子に
感光した部分が除去される。したがって、該現像工程が
終ったならば、全面にアルミニウムなどのイオン注入の
マスク材を蒸着などの方法で被着し、レジスト層を溶剤
で除去し、この上面に付着したマスク材を除去して（リ
フトオフ）、ゲート電極部分の周囲のみにマスク材を残
し、第５図に示すような形状にした後、ドライエッチン
グによりゲート酸化膜除去の工程に移ればよい。なお、
この方法において「重金属層１４′を高融点重金属で３
形成すれば、通常行われる熱拡散法によりソースおよび
ドレィン領域を形成することができる。上記実施例は、
二次電子放射源に重金属を用いたが、金属以外の重元素
たとえばシリコンと重元素や非金属の重元素を用いるこ
ともできる。たとえば、第３図示の層１３をエルビウム
（舷）にて形成し、Ａそｋ〆線を該層がＡ〆ｋｄ線を吸
収し、二次電子を放射してレジスト層１６を感光せしめ
ることができる。以上詳細に説明したように「本発明は
ＭＯＳ型ＦＥＴのゲート電極部分に重元素からなる層を
設け、その製造過程において、該層にＸ線を照射し、該
層から放出される二次電子によりレジスト層を感光せし
めて、ゲート電極部分の端部に幅のせまも・マスク部分
を設けたので、ソースおよびドレィンへの不純物導入の
際、不純物領域の端部とゲート電極の端部との間に間隔
ができるため、その後の熱処理工程においてソースおよ
びドレィン領域が広がってもこれらの領域はゲート電極
部分の下面まで広がらない。
らかじめ間隔が設けられているので、熱処理時間を制御
すれば、広がったドレィンおよびソース領域の端部とゲ
ート電極の端部とを一致させ、かつ互いに重ならないよ
うにすることができる。電子ビームに感光するレジスト
層は、ネガ形のほかにポジ形のものを使用することもで
きる。ポジ形を使用した場合、現像を行うと二次電子に
感光した部分が除去される。したがって、該現像工程が
終ったならば、全面にアルミニウムなどのイオン注入の
マスク材を蒸着などの方法で被着し、レジスト層を溶剤
で除去し、この上面に付着したマスク材を除去して（リ
フトオフ）、ゲート電極部分の周囲のみにマスク材を残
し、第５図に示すような形状にした後、ドライエッチン
グによりゲート酸化膜除去の工程に移ればよい。なお、
この方法において「重金属層１４′を高融点重金属で３
形成すれば、通常行われる熱拡散法によりソースおよび
ドレィン領域を形成することができる。上記実施例は、
二次電子放射源に重金属を用いたが、金属以外の重元素
たとえばシリコンと重元素や非金属の重元素を用いるこ
ともできる。たとえば、第３図示の層１３をエルビウム
（舷）にて形成し、Ａそｋ〆線を該層がＡ〆ｋｄ線を吸
収し、二次電子を放射してレジスト層１６を感光せしめ
ることができる。以上詳細に説明したように「本発明は
ＭＯＳ型ＦＥＴのゲート電極部分に重元素からなる層を
設け、その製造過程において、該層にＸ線を照射し、該
層から放出される二次電子によりレジスト層を感光せし
めて、ゲート電極部分の端部に幅のせまも・マスク部分
を設けたので、ソースおよびドレィンへの不純物導入の
際、不純物領域の端部とゲート電極の端部との間に間隔
ができるため、その後の熱処理工程においてソースおよ
びドレィン領域が広がってもこれらの領域はゲート電極
部分の下面まで広がらない。
したがって、ゲート電極とソース領域またはドレィン領
域間の間に生じる寄生容量が減少し「特性のよいＭＩＳ
型ＦＥＴを製造することができる。
域間の間に生じる寄生容量が減少し「特性のよいＭＩＳ
型ＦＥＴを製造することができる。
第１図および第２図は、従来のＭＩＳ型ＦＥＴの製造工
程を説明するための工程断面図、第３図乃至第８図は本
発明の一実施例の工程断面図である。 図において、１２はゲート酸化膜、１４′は重金属層、
１６はゲート電極部分、１６はしジスト層、１７はソー
ス領域、１８はドレィン領域である。 第１図 第２図 第３図 第４図 第５図 第６図 第？図 第８図
程を説明するための工程断面図、第３図乃至第８図は本
発明の一実施例の工程断面図である。 図において、１２はゲート酸化膜、１４′は重金属層、
１６はゲート電極部分、１６はしジスト層、１７はソー
ス領域、１８はドレィン領域である。 第１図 第２図 第３図 第４図 第５図 第６図 第？図 第８図
Claims (1)
- 【特許請求の範囲】 １ ゲート酸化膜上に重元素からなる層を有するゲート
電極部分を形成した後、少なくともゲート電極部分の周
囲に電子ビームに露光するレジスト膜を被着し、Ｘ線を
照射してゲート電極部分の重元素から放出された二次電
子により前記レジスト膜を感光せしめた後、現像を行っ
てソース・ドレイン領域形成用の窓を形成する工程を含
むことを特徴とする半導体装置の製造方法。 ２ ゲート酸化膜上に重金属からなる属を有するゲート
電極部分を形成したことを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。 ３ ゲート酸化膜上に高融点重金属からなる層を有する
ゲート電極部分を形成したことを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。 ４ ゲート酸化膜上にシリコンと重金属の合金からなる
層を有するゲート電極部分を形成したことを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方法。 ５ ゲート酸化膜上に非金属の重元素からなる層を有す
るゲート電極部分を形成したことを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51036607A JPS606107B2 (ja) | 1976-03-31 | 1976-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51036607A JPS606107B2 (ja) | 1976-03-31 | 1976-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52119872A JPS52119872A (en) | 1977-10-07 |
| JPS606107B2 true JPS606107B2 (ja) | 1985-02-15 |
Family
ID=12474475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51036607A Expired JPS606107B2 (ja) | 1976-03-31 | 1976-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS606107B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63113105U (ja) * | 1987-01-14 | 1988-07-21 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5555533A (en) * | 1978-10-18 | 1980-04-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Method of manufacturing semiconductor device |
-
1976
- 1976-03-31 JP JP51036607A patent/JPS606107B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63113105U (ja) * | 1987-01-14 | 1988-07-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52119872A (en) | 1977-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4232439A (en) | Masking technique usable in manufacturing semiconductor devices | |
| JP2550412B2 (ja) | 電界効果トランジスタの製造方法 | |
| KR940001402B1 (ko) | 골드구조를 가지는 반도체소자의 제조방법 | |
| JP3242446B2 (ja) | 半導体装置の製造方法及びこれにより得られる半導体装置 | |
| JP3657069B2 (ja) | 逆側壁を用いた陥没チャネルｍｏｓｆｅｔの製造方法 | |
| US4432133A (en) | Method of producing a field effect transistor | |
| EP0104094A1 (en) | Method of producing a semiconductor device, using a radiation-sensitive resist | |
| JPH0298143A (ja) | Ｌｄｄ構造ポリシリコン薄膜トランジスタの製造方法 | |
| JPS6142914A (ja) | 半導体装置の製造方法 | |
| JP3063207B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH08293612A (ja) | 薄膜トランジスタの製造方法 | |
| JPS606106B2 (ja) | 半導体装置の製造方法 | |
| JPS62194676A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS58101466A (ja) | 半導体装置の製造方法 | |
| JPH02863B2 (ja) | ||
| JPH0645355A (ja) | 薄膜トランジスタの製造方法 | |
| JPS5811511B2 (ja) | イオンエツチング方法 | |
| US5273918A (en) | Process for the manufacture of a junction field effect transistor | |
| JPH0845962A (ja) | 半導体装置の製造方法 | |
| JPH0736441B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| JPS5942971B2 (ja) | 半導体装置の製造方法 | |
| JPH03155138A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH065622A (ja) | 半導体装置のポリサイドゲート構造の製造方法 | |
| JPS626665B2 (ja) | ||
| JPH01169927A (ja) | Ｘ線マスクの製造方法 |