JPS6068627A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6068627A JPS6068627A JP58177339A JP17733983A JPS6068627A JP S6068627 A JPS6068627 A JP S6068627A JP 58177339 A JP58177339 A JP 58177339A JP 17733983 A JP17733983 A JP 17733983A JP S6068627 A JPS6068627 A JP S6068627A
- Authority
- JP
- Japan
- Prior art keywords
- collector
- resistance
- substrate
- conductivity type
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
- H10W15/01—Manufacture or treatment
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路（以下ＬＳＩという）、特に高
速度なＬＳＩの構造に関するものである。
速度なＬＳＩの構造に関するものである。
従来例の構成とその問題点
半導体装置は最近ますます高速化する傾向にある。特に
、バイポーラＬＳＩは、ディジタル回路に用いられる時
、高速性がますます要求される様になった。
、バイポーラＬＳＩは、ディジタル回路に用いられる時
、高速性がますます要求される様になった。
一般に、バイポーラトランジスタ回路の動作速度は、主
にベース時定数τＢと、コレクタ時定数τＣで決まる。
にベース時定数τＢと、コレクタ時定数τＣで決まる。
τＢはトランジスタのベース抵抗ｒｂｂｌとコレクター
ベース接合容量ＣｃＢの積に上側し、τＣは負荷抵抗Ｒ
Ｌと、コレクター基板間接合容量ＣｃＢの積によって主
に決まる。
ベース接合容量ＣｃＢの積に上側し、τＣは負荷抵抗Ｒ
Ｌと、コレクター基板間接合容量ＣｃＢの積によって主
に決まる。
以下に従来のバイポーラＮ ｐ Ｎ ｌ−ランジスタの
構造について第１図とともに説明する。第１図ａにおい
て、１はＰ型の半導体基板、２は高濃度にドープしたコ
レクタＮ＋埋込層、３はＮ−型エピタキシャル層、４は
素子間分離絶縁物、６は高濃度にドープしたＮ十領域、
６はＰ型領域、７は高濃度にドープしたＮ十領域、８は
絶縁物、９〜１１は電極であり、９がベース電極、１ｏ
がエミッタ電極、１１がコレクタ電極である。
構造について第１図とともに説明する。第１図ａにおい
て、１はＰ型の半導体基板、２は高濃度にドープしたコ
レクタＮ＋埋込層、３はＮ−型エピタキシャル層、４は
素子間分離絶縁物、６は高濃度にドープしたＮ十領域、
６はＰ型領域、７は高濃度にドープしたＮ十領域、８は
絶縁物、９〜１１は電極であり、９がベース電極、１ｏ
がエミッタ電極、１１がコレクタ電極である。
第１図すは第１図ａに示したトランジスタ構造を記号で
示したものであシ、１２は特にコレクター基板間接合容
量Ｃ３，を付記したものである。
示したものであシ、１２は特にコレクター基板間接合容
量Ｃ３，を付記したものである。
ここで、１２の００８は第１図ａにおいて、１０Ｐ型半
導体基板と、２のコレクタＮ＋埋込層との接合により、
形成されるものである。
導体基板と、２のコレクタＮ＋埋込層との接合により、
形成されるものである。
ところで、バイポーラトランジスタの動作速度は、前述
の様にベース時定数及びコレクタ時定数で決まり、高速
化の為には寄生容量を低減させる事が、有力な手段であ
る。特にコレクター基板間の接合容量を低減される手段
として、絶縁基板上に素子を形成するＳＯＳ等の素子構
造が提案されているが、製造費用が高くつくという問題
点を有している。
の様にベース時定数及びコレクタ時定数で決まり、高速
化の為には寄生容量を低減させる事が、有力な手段であ
る。特にコレクター基板間の接合容量を低減される手段
として、絶縁基板上に素子を形成するＳＯＳ等の素子構
造が提案されているが、製造費用が高くつくという問題
点を有している。
発明の目的
本発明は、この様な従来の問題に鑑み、従来の製造方法
を大きく変更する事なく、高速化に適したＬＳＩを提供
する事を目的とする。
を大きく変更する事なく、高速化に適したＬＳＩを提供
する事を目的とする。
発明の構成
本発明は一方導電型コレクタ埋込層と、他方導電型半導
体基板との間に、一方導電型の高抵抗層を設ける事によ
り、バイポーラトランジスタのコレクター基板間接合容
量による遅延をほとんど零にし、高速度なバイポーラＬ
ＳＩを実現しうるものである。
体基板との間に、一方導電型の高抵抗層を設ける事によ
り、バイポーラトランジスタのコレクター基板間接合容
量による遅延をほとんど零にし、高速度なバイポーラＬ
ＳＩを実現しうるものである。
実施例の説明
第２図は、本発明の１実施例におけるバイポーラＮｐＮ
）ランジスタの構造を示し、説明を容易にする為に第１
図と共通の構成要素の番号は第１図と同じにしである。
）ランジスタの構造を示し、説明を容易にする為に第１
図と共通の構成要素の番号は第１図と同じにしである。
第２図ａにおいて、１はＰ型の半導体基板、１３ばＮ−
型の高抵抗層、２は高濃度にドープしたコレクタＮ十埋
込層、３はＮ−型エピタキシャル層、４は素子間分離絶
縁物、５は高濃度にドーグしたＮ＋領領域６はＰ型領域
、７は高濃度にドープしたＮ十領域、８は絶縁物、９〜
１１は電極である。
型の高抵抗層、２は高濃度にドープしたコレクタＮ十埋
込層、３はＮ−型エピタキシャル層、４は素子間分離絶
縁物、５は高濃度にドーグしたＮ＋領領域６はＰ型領域
、７は高濃度にドープしたＮ十領域、８は絶縁物、９〜
１１は電極である。
第２図すは、第２図ａに示したトランジスタ構造を記号
で示したものであり、１５は第１図ａにおいて、１０Ｐ
型半導体基板と１３のＮ−型高抵抗層との接合により形
成されるコレクター基板間接合容量Ｃ６８１である。こ
こでＣ８６１は１３がＮ−高抵抗層である為、第１図に
おける従来のコレクタ基板間容量Ｃｃｓより小さい。ま
た１４は１３ＯＮ−高抵抗層による抵抗であり、前述の
１と１３の接合面から、１３と２のＮ＋埋込層との界面
までの抵抗成分（以後コレクター基板間抵抗という）ｒ
ａｓを示すものである。
で示したものであり、１５は第１図ａにおいて、１０Ｐ
型半導体基板と１３のＮ−型高抵抗層との接合により形
成されるコレクター基板間接合容量Ｃ６８１である。こ
こでＣ８６１は１３がＮ−高抵抗層である為、第１図に
おける従来のコレクタ基板間容量Ｃｃｓより小さい。ま
た１４は１３ＯＮ−高抵抗層による抵抗であり、前述の
１と１３の接合面から、１３と２のＮ＋埋込層との界面
までの抵抗成分（以後コレクター基板間抵抗という）ｒ
ａｓを示すものである。
以上説明した本発明の構造を有するトランジスタにおい
て、コレクター基板間接合容量Ｃｔにｌｉ よる遅延を第３図を用いて説明する。第３図ａはスイッ
チング回路図でトランジスタを１６の定電流理工と１７
のスイッチにおきかえ、１８の負荷抵抗Ｒ１を介して定
電圧源■。。に接続したものである。ここで１１はコレ
クタ電極１４は、前述のコレクター基板間抵抗ｒｃＢ、
１５はコレクタ基板間容量Ｃ６ｓ／である。
て、コレクター基板間接合容量Ｃｔにｌｉ よる遅延を第３図を用いて説明する。第３図ａはスイッ
チング回路図でトランジスタを１６の定電流理工と１７
のスイッチにおきかえ、１８の負荷抵抗Ｒ１を介して定
電圧源■。。に接続したものである。ここで１１はコレ
クタ電極１４は、前述のコレクター基板間抵抗ｒｃＢ、
１５はコレクタ基板間容量Ｃ６ｓ／である。
第３図すは第３図ａの回路の１１のコレクタ端子の電圧
応答波形を示す。実線■１は、本発明によりコレクター
基板間抵抗ｒ。６が挿入されたものの応答波形であり、
１７のスイッチがＯＦＦした時、すなわち■１の立上シ
波形■１ｒ となり、ＯＮした時１、立下り波形■１ｉは（、） （
２） Ｃｃｓｌ（ＲＬ＋ｒＣｓ） となる。すなわち、論理振幅ＲＬ・工のうち、スイッチ
１７のＯＮ、ＯＦＦに応じ、時間おくれ零での電圧が変
化し、その後、Ｃ，、ｔ （ＲＬ十ｒｃｓ）の時定数で
充放電される。よって前述のコレクター基板間抵抗”Ｃ
Ｂを負荷抵抗ＲＬよシ大きくすれば、コレクター基板間
容量Ｃ６８／にょる遅延はほとんど無視する事ができる
程小さくなる。
応答波形を示す。実線■１は、本発明によりコレクター
基板間抵抗ｒ。６が挿入されたものの応答波形であり、
１７のスイッチがＯＦＦした時、すなわち■１の立上シ
波形■１ｒ となり、ＯＮした時１、立下り波形■１ｉは（、） （
２） Ｃｃｓｌ（ＲＬ＋ｒＣｓ） となる。すなわち、論理振幅ＲＬ・工のうち、スイッチ
１７のＯＮ、ＯＦＦに応じ、時間おくれ零での電圧が変
化し、その後、Ｃ，、ｔ （ＲＬ十ｒｃｓ）の時定数で
充放電される。よって前述のコレクター基板間抵抗”Ｃ
Ｂを負荷抵抗ＲＬよシ大きくすれば、コレクター基板間
容量Ｃ６８／にょる遅延はほとんど無視する事ができる
程小さくなる。
また、第３図すの点線ｖ２は、コレクター基板間抵抗ｒ
。Ｓを零とした時の応答波形であり、第１図に示した従
来構造のトランジスタと同一であり、Ｃｃ８・ＲＬの時
定数で充放電される様子を示し、本発明による効果を図
示した。
。Ｓを零とした時の応答波形であり、第１図に示した従
来構造のトランジスタと同一であり、Ｃｃ８・ＲＬの時
定数で充放電される様子を示し、本発明による効果を図
示した。
なお、第２図ａの本発明の実施例において、素子間分離
を、４の素子間分離絶縁物で分離したが一般に用いられ
る接合分離を用いても良い事は言うまでもなく、トラン
ジスタのベース領域及びエミッタ領域の構造を変え得る
事ｄ自明である。また本発明を用いたＰＮＰ）ランジス
タも構成できる。
を、４の素子間分離絶縁物で分離したが一般に用いられ
る接合分離を用いても良い事は言うまでもなく、トラン
ジスタのベース領域及びエミッタ領域の構造を変え得る
事ｄ自明である。また本発明を用いたＰＮＰ）ランジス
タも構成できる。
発明の効果
以上の様に、本発明は一方導電型コレクク埋込層と他方
導電型半導体基板間に、負荷抵抗よりも大きな一方導電
型高抵抗層を設ける事により、コレクター基板間接合容
量による遅延をなくし高速化するという効果を得る事が
できる優れた半導体集積回路装置を実現できるものであ
る。
導電型半導体基板間に、負荷抵抗よりも大きな一方導電
型高抵抗層を設ける事により、コレクター基板間接合容
量による遅延をなくし高速化するという効果を得る事が
できる優れた半導体集積回路装置を実現できるものであ
る。
第１図ａ、ｂはそれぞれ従来のバイポーラＮｐＮトラン
ジスタの構造図、等価回路図、第２図ａ。 ｂはそれぞれ本発明の１実施例によるバイポーラＮｐＮ
トランジスタの構造図、等価回路図、第３図ａ、ｂはそ
れぞれ本発明を説明する為のスイッチング回路図、応答
波形図である。 １・・・・・・Ｐ型半導体基板、２・・・・高濃度にド
ープしたコレクタＮ十埋込層、１３・・・・・Ｎ−型高
抵抗層、１８・・・・・・負荷抵抗。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名＠１
図 第 ２ 図
ジスタの構造図、等価回路図、第２図ａ。 ｂはそれぞれ本発明の１実施例によるバイポーラＮｐＮ
トランジスタの構造図、等価回路図、第３図ａ、ｂはそ
れぞれ本発明を説明する為のスイッチング回路図、応答
波形図である。 １・・・・・・Ｐ型半導体基板、２・・・・高濃度にド
ープしたコレクタＮ十埋込層、１３・・・・・Ｎ−型高
抵抗層、１８・・・・・・負荷抵抗。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名＠１
図 第 ２ 図
Claims (1)
- 高濃度にドープする一方導電型コレクタ埋込層と他方導
電型半導体基板の間に、一方導電型高抵層と他方導電型
半導体基板との接合面までの抵抗が、前記コレクタに接
続される負荷抵抗よシも大きいことを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177339A JPS6068627A (ja) | 1983-09-26 | 1983-09-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177339A JPS6068627A (ja) | 1983-09-26 | 1983-09-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068627A true JPS6068627A (ja) | 1985-04-19 |
Family
ID=16029234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177339A Pending JPS6068627A (ja) | 1983-09-26 | 1983-09-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068627A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61195121U (ja) * | 1985-04-19 | 1986-12-05 |
-
1983
- 1983-09-26 JP JP58177339A patent/JPS6068627A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61195121U (ja) * | 1985-04-19 | 1986-12-05 |
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