JPS6074564A - 半導体記憶装置 - Google Patents
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- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に関し、特に周辺回路として相
補型ＭＯ８）ランジスタを用いた半導体記憶装置に関す
る。
補型ＭＯ８）ランジスタを用いた半導体記憶装置に関す
る。
従来、半導体記憶装置の周辺回路等として用いられる相
補型ＭＯ８）ランジスタ（０ＭＯ８）は第１図に示す構
造のものが知られている。即ち、図中１は例えばｎ型シ
リコン基板であり、この基板１表面にはｐウェル領域２
が選択的に設けられてい、る。前記シリコン基板１表面
にはｐウェル領域２とｐチャンネルトランジスタとなる
領域を分離するためのフィールド酸化膜３が設けられて
いる。なお、前記フィールド酸化膜３と接するｎ型シリ
コン基板１の界面にはｎ−型の反転防止層４が設けられ
ておシ、かつ同酸化膜３と接するｐウェル領域２の界面
にはｐ−型の反転防止層５が設けられている。前記フィ
ールド酸化膜３で分離された島状の基板１領域表面には
互に電気的に分離されたｐ中型のソース、ドレイン領域
６１＋７１が設けられておシ、かつこれら領域６１＋７
１ 間のチャンネル領域を少なくとも含む基板１上には
ダート酸化膜８１を介してダート電極９里が設けられて
いる。こうしたソース、ドレイン領域６１１７１、ダー
ト電極９１等によりｐチャンネルＭＯ８）ランジスタが
構成される。また、前記ｐウェル領域２の表面には互に
電気的に分離されたｎ中型のソース、ドレイン領域６２
＋７寞が設けられておシ、かつこれら領域６２ｒ７２間
のチャンネル領域を少なくとも含むｐウェル領域２上に
はｙ−ト酸化膜８２を介してｒ−）電極９ｚが設けられ
ている。こうしたソース、ドレイン領域６’ｌｌ ＋
７倉、ダート電極９２等によシイチャンネルＭＯ８）ラ
ンジスタが形成される。なお、前記ｐ十型ソース領域６
１は電源端子ｖＤＤに、ｎ生型ソース領域６、は接地端
子ＶＩＢＩＩに、各ゲート電極９１．９２は入力端子Ｖ
ｉｎに、各ドレイン領領７１＋７２は出力端子Ｖｏｕｔ
に、夫々接続されている。
補型ＭＯ８）ランジスタ（０ＭＯ８）は第１図に示す構
造のものが知られている。即ち、図中１は例えばｎ型シ
リコン基板であり、この基板１表面にはｐウェル領域２
が選択的に設けられてい、る。前記シリコン基板１表面
にはｐウェル領域２とｐチャンネルトランジスタとなる
領域を分離するためのフィールド酸化膜３が設けられて
いる。なお、前記フィールド酸化膜３と接するｎ型シリ
コン基板１の界面にはｎ−型の反転防止層４が設けられ
ておシ、かつ同酸化膜３と接するｐウェル領域２の界面
にはｐ−型の反転防止層５が設けられている。前記フィ
ールド酸化膜３で分離された島状の基板１領域表面には
互に電気的に分離されたｐ中型のソース、ドレイン領域
６１＋７１が設けられておシ、かつこれら領域６１＋７
１ 間のチャンネル領域を少なくとも含む基板１上には
ダート酸化膜８１を介してダート電極９里が設けられて
いる。こうしたソース、ドレイン領域６１１７１、ダー
ト電極９１等によりｐチャンネルＭＯ８）ランジスタが
構成される。また、前記ｐウェル領域２の表面には互に
電気的に分離されたｎ中型のソース、ドレイン領域６２
＋７寞が設けられておシ、かつこれら領域６２ｒ７２間
のチャンネル領域を少なくとも含むｐウェル領域２上に
はｙ−ト酸化膜８２を介してｒ−）電極９ｚが設けられ
ている。こうしたソース、ドレイン領域６’ｌｌ ＋
７倉、ダート電極９２等によシイチャンネルＭＯ８）ラ
ンジスタが形成される。なお、前記ｐ十型ソース領域６
１は電源端子ｖＤＤに、ｎ生型ソース領域６、は接地端
子ＶＩＢＩＩに、各ゲート電極９１．９２は入力端子Ｖ
ｉｎに、各ドレイン領領７１＋７２は出力端子Ｖｏｕｔ
に、夫々接続されている。
しかしながら、上述した第１図図示の０ＭＯ８にあって
は、シリコン基板１にウェル領域２やソース、ドレイン
領域６１ ＋ ６２ ＋ ７１ ＋ ｙ＝等の異種導電
型の拡散層が設けられているため、ｎｐｎ 、 ｐｎｐ
形のバイポーラトランジスタが形成され、これが互につ
ながって、ｐｎｐｎ構造を持つ寄生サイリスタを構成す
る。具体的にはｎ型シリコン基板１をコレクタ、ｐウェ
ル領域２をペース、ｎ十型ソース領域６２（又はｎ十型
ドレイン領域７□ ）をエミッタとする縦型ｎｐｎ ）
ランジスタ１０が形成され、０ＭＯ８特有の低濃度のｐ
ウェル領域２（ｆ＝１００−ｃｍ＋ ｘｊ＝１０μｍ）
をベースとするため、大きな電流増幅率（ｈＦド、：２
００）を持ち易く、これが外部からの雑音によってラッ
チアップし易い寄生サイリスタを生みだす主原因とな＃
）０ＭＯ８の誤動作や破壊を引き起こす問題を生じる。
は、シリコン基板１にウェル領域２やソース、ドレイン
領域６１ ＋ ６２ ＋ ７１ ＋ ｙ＝等の異種導電
型の拡散層が設けられているため、ｎｐｎ 、 ｐｎｐ
形のバイポーラトランジスタが形成され、これが互につ
ながって、ｐｎｐｎ構造を持つ寄生サイリスタを構成す
る。具体的にはｎ型シリコン基板１をコレクタ、ｐウェ
ル領域２をペース、ｎ十型ソース領域６２（又はｎ十型
ドレイン領域７□ ）をエミッタとする縦型ｎｐｎ ）
ランジスタ１０が形成され、０ＭＯ８特有の低濃度のｐ
ウェル領域２（ｆ＝１００−ｃｍ＋ ｘｊ＝１０μｍ）
をベースとするため、大きな電流増幅率（ｈＦド、：２
００）を持ち易く、これが外部からの雑音によってラッ
チアップし易い寄生サイリスタを生みだす主原因とな＃
）０ＭＯ８の誤動作や破壊を引き起こす問題を生じる。
このようなことから、本発明者らは第２図に示す構造の
０ＭＯ８を既に提案した。即ち、図中の１１はｎ型シリ
コン基板でアシ、この基板１１上には例えば８１０２か
らなる素子分離領域１２が設けられている。この素子分
離領域１２で分離された２つの島状基板領域にはｎ型単
結晶シリコン層からなるｎ型素子領域１３及びｐ型単結
晶シリコン層からなるｐ型素子領域１４が夫々埋め込ま
れている。また、これら素子領域１３゜１４と基板１１
との界面には薄い酸化層１５１゜１５２が夫々介在され
ている。前記ｎ型素子領域１３の表面には互に電気的に
分離されたｐ十型のソース、ドレイン領域”１ ｒ１７
１が設けられておシ、かつこれら領域１６１ ＋ １７
１間のチャンネル領域を含むｎ型素子領域１３上にはダ
ート酸化膜１８１を介してｆ−）電極１９１が設けられ
ている。こうしたソース、ドレイン領域１６１＊１１１
、？”−ト電極１９１等によりｐチャンネルＭＯ８）ラ
ンジスタが構成される。
０ＭＯ８を既に提案した。即ち、図中の１１はｎ型シリ
コン基板でアシ、この基板１１上には例えば８１０２か
らなる素子分離領域１２が設けられている。この素子分
離領域１２で分離された２つの島状基板領域にはｎ型単
結晶シリコン層からなるｎ型素子領域１３及びｐ型単結
晶シリコン層からなるｐ型素子領域１４が夫々埋め込ま
れている。また、これら素子領域１３゜１４と基板１１
との界面には薄い酸化層１５１゜１５２が夫々介在され
ている。前記ｎ型素子領域１３の表面には互に電気的に
分離されたｐ十型のソース、ドレイン領域”１ ｒ１７
１が設けられておシ、かつこれら領域１６１ ＋ １７
１間のチャンネル領域を含むｎ型素子領域１３上にはダ
ート酸化膜１８１を介してｆ−）電極１９１が設けられ
ている。こうしたソース、ドレイン領域１６１＊１１１
、？”−ト電極１９１等によりｐチャンネルＭＯ８）ラ
ンジスタが構成される。
また、前記ｐ型素子領域１４の表面には、互に電気的に
分離されたｎ＋型のソース、ドレイン領域１６２１２７
２が設けられており、かつこれらソース、ドレイン領域
１６２ 、ｌ’ｌ、間のチャンネル領域を含むｐ型素子
領域１４上にはダート酸化膜１８２を介してダート電極
１９２が設けられている。こうしたソース、ドレイン領
域１６２＊１’７２、””−ト電極１９２等によシ５− ｎチャンネルＭＯ８）ランジスタが構成されている。か
かる構造によれば、ｐチャンネル、ｎチャンネルのＭＯ
Ｓ ）ランジスタが造られるｎ型、ｐ型の素子領域１３
．１４と基板１１の界面には薄い酸化層１５１，１５．
が介在されているため、寄生バイポーラトランジスタの
形成が阻止、され、これによってラッチアップ現象のな
い良好な素子特性を有する０ＭＯ８を得ることができる
。
分離されたｎ＋型のソース、ドレイン領域１６２１２７
２が設けられており、かつこれらソース、ドレイン領域
１６２ 、ｌ’ｌ、間のチャンネル領域を含むｐ型素子
領域１４上にはダート酸化膜１８２を介してダート電極
１９２が設けられている。こうしたソース、ドレイン領
域１６２＊１’７２、””−ト電極１９２等によシ５− ｎチャンネルＭＯ８）ランジスタが構成されている。か
かる構造によれば、ｐチャンネル、ｎチャンネルのＭＯ
Ｓ ）ランジスタが造られるｎ型、ｐ型の素子領域１３
．１４と基板１１の界面には薄い酸化層１５１，１５．
が介在されているため、寄生バイポーラトランジスタの
形成が阻止、され、これによってラッチアップ現象のな
い良好な素子特性を有する０ＭＯ８を得ることができる
。
しかしながら、前述した第２図図示の０ＭＯ８をそのま
まダイナミックＲＡＭの周辺回路としてメモリセルに併
設すると、次のような問題を生じる。これを第３図を参
照して説明する。第３図中の２０はｐ型素子領域１４に
隣接する島状基板領域に埋込まれたｐ型単結晶シリコン
層からなるｐ型素子領域である。この素子領域２０上の
大部分の領域には薄い酸化膜２１を介してキイ／４’シ
タ電極２２が設けられている。このキヤ・（シタ電極２
２下の素子領域２０表面にはｎ″″型拡散拡散層２３け
られておシ、かつ該拡散層６− ２３から所望距離へだてた同素子領域２０表面には針量
拡散層２４が設けられている。また、図中の２５はトラ
ンスファーゲート電極であシ、このダート電極２５は一
部が前記ｎ−型拡散層２３とｎ生型拡散層２４の間に形
成されたダート酸化膜２６を介して前記素子領域２０表
面上に位置し、他端が酸化膜２７を介して前記キャパシ
タ電極２２上に延出している。こうしたキャパシタ電極
２２、トランスファダート電極２５等によシダイナミッ
クＲＡＭのメモリセルが構成されている。このような構
造において、メモリセルが造られるｐ型素子領域２０に
α線２８が入射されると、同素子領域２０内にエレクト
ロンが発生するが、素子領域２０と基板１ノの界面にも
薄い酸化層１５３が介在されているため、発生したエレ
クトロンの基板１１側への移行が酸化層１５３によシ阻
止される。このため、エレクトロンの大部分はキャパシ
タ電極２２上のｎ−拡散層２３に集まυ、その状態が反
転する等のソフトエラーを誘発する。したがって、α線
に対して極めて弱いという欠点があった。
まダイナミックＲＡＭの周辺回路としてメモリセルに併
設すると、次のような問題を生じる。これを第３図を参
照して説明する。第３図中の２０はｐ型素子領域１４に
隣接する島状基板領域に埋込まれたｐ型単結晶シリコン
層からなるｐ型素子領域である。この素子領域２０上の
大部分の領域には薄い酸化膜２１を介してキイ／４’シ
タ電極２２が設けられている。このキヤ・（シタ電極２
２下の素子領域２０表面にはｎ″″型拡散拡散層２３け
られておシ、かつ該拡散層６− ２３から所望距離へだてた同素子領域２０表面には針量
拡散層２４が設けられている。また、図中の２５はトラ
ンスファーゲート電極であシ、このダート電極２５は一
部が前記ｎ−型拡散層２３とｎ生型拡散層２４の間に形
成されたダート酸化膜２６を介して前記素子領域２０表
面上に位置し、他端が酸化膜２７を介して前記キャパシ
タ電極２２上に延出している。こうしたキャパシタ電極
２２、トランスファダート電極２５等によシダイナミッ
クＲＡＭのメモリセルが構成されている。このような構
造において、メモリセルが造られるｐ型素子領域２０に
α線２８が入射されると、同素子領域２０内にエレクト
ロンが発生するが、素子領域２０と基板１ノの界面にも
薄い酸化層１５３が介在されているため、発生したエレ
クトロンの基板１１側への移行が酸化層１５３によシ阻
止される。このため、エレクトロンの大部分はキャパシ
タ電極２２上のｎ−拡散層２３に集まυ、その状態が反
転する等のソフトエラーを誘発する。したがって、α線
に対して極めて弱いという欠点があった。
本発明はラッチアップ現象の防止と、ソフトエラーの抑
制とを達成した高性能、高信頼性の半導体記憶装置を提
供しようとするものである。
制とを達成した高性能、高信頼性の半導体記憶装置を提
供しようとするものである。
本発明は第１導電型の半導体基板と、この基板上に設け
られた絶縁材料からなる素子分離領域と、この素子分離
領域によシ分離された複数の島状基板領域に夫々埋込ま
れた第１導電型、第２導電型いずれかの単結晶半導体層
からなる素子領域とを具備し、前記素子領域のうちメモ
リセル部となる素子領域を前記基板と直接接するように
設け、かつ前記素子領域のうち周辺回路としての相補型
ＭＯ８）ランジスタを構成する互に導電型の異なる隣シ
合う素子領域の少なくとも一方の基板との界面の一部も
しくは全部に絶縁層を介在させたことを特徴とするもの
である。とうした本発明によれば既述の如くラッチアッ
プ現象の防止と、ソフトエラーの抑制とが図られた高性
能、高信頼性の半導体記憶装置を得ることができる。
られた絶縁材料からなる素子分離領域と、この素子分離
領域によシ分離された複数の島状基板領域に夫々埋込ま
れた第１導電型、第２導電型いずれかの単結晶半導体層
からなる素子領域とを具備し、前記素子領域のうちメモ
リセル部となる素子領域を前記基板と直接接するように
設け、かつ前記素子領域のうち周辺回路としての相補型
ＭＯ８）ランジスタを構成する互に導電型の異なる隣シ
合う素子領域の少なくとも一方の基板との界面の一部も
しくは全部に絶縁層を介在させたことを特徴とするもの
である。とうした本発明によれば既述の如くラッチアッ
プ現象の防止と、ソフトエラーの抑制とが図られた高性
能、高信頼性の半導体記憶装置を得ることができる。
以下、本発明の実施例を第４図を参照して説明する。な
お、前述した第３図と同様な部材は回付号を付して説明
を省略する。
お、前述した第３図と同様な部材は回付号を付して説明
を省略する。
本発明のダイナミックメモリは第４図に示す如くメモリ
セルが造られたｐ型素子領域２０をｎ型シリコン基板１
１に直接接するようにし、かつｐチャンネル、ｎチャン
ネルのＭＯＳトランジスタが造られたｎ型、ｐ型の素子
領域１３゜１４と基板１１の界面に薄い酸化層１５１＋
Ｊ５２を夫々設けた構造になっている。
セルが造られたｐ型素子領域２０をｎ型シリコン基板１
１に直接接するようにし、かつｐチャンネル、ｎチャン
ネルのＭＯＳトランジスタが造られたｎ型、ｐ型の素子
領域１３゜１４と基板１１の界面に薄い酸化層１５１＋
Ｊ５２を夫々設けた構造になっている。
このような構成によれば、α線がメモリセル部のｐ型素
子領域２０に入射して、エレクトロンが発生した場合、
前記ｐ型素子領域２０はｎ型シリコン基板１１に直接接
触しているため、発生したエレクトロンはそれらのｐｎ
接合の電位差によｐｎ型シリコン基板１１に吸い込まれ
ソフトエラーが抑制される。また、ｐチャンネル、９− ｎチャンネルのＭＯＳ ）ランジスタが形成されたｎ型
、ｐ型の素子領域１３．１４とシリコン基板１１の界面
には薄い酸化層１５１ ＋ １５２が介在されているた
め、寄生バイポーラトランジスタの形成が阻止され、こ
れによってラッチアップ現象のない良好な素子特性を有
する０ＭＯ８の周辺回路を得ることができる。
子領域２０に入射して、エレクトロンが発生した場合、
前記ｐ型素子領域２０はｎ型シリコン基板１１に直接接
触しているため、発生したエレクトロンはそれらのｐｎ
接合の電位差によｐｎ型シリコン基板１１に吸い込まれ
ソフトエラーが抑制される。また、ｐチャンネル、９− ｎチャンネルのＭＯＳ ）ランジスタが形成されたｎ型
、ｐ型の素子領域１３．１４とシリコン基板１１の界面
には薄い酸化層１５１ ＋ １５２が介在されているた
め、寄生バイポーラトランジスタの形成が阻止され、こ
れによってラッチアップ現象のない良好な素子特性を有
する０ＭＯ８の周辺回路を得ることができる。
上記実施例では０ＭＯ８を構成するｎ型、ｐ型の素子領
域とシリコン基板の界面の両方に薄い酸化層を介在させ
た構造にしたが、これに限定されない。例えば第５図に
示す如くｐチャンネルＭＯ８）ランジスタが形成される
ｎ型素子領域１３と基板１１の界面のみに薄い酸化層１
５１を介在する構造にしてもよい。
域とシリコン基板の界面の両方に薄い酸化層を介在させ
た構造にしたが、これに限定されない。例えば第５図に
示す如くｐチャンネルＭＯ８）ランジスタが形成される
ｎ型素子領域１３と基板１１の界面のみに薄い酸化層１
５１を介在する構造にしてもよい。
本発明は上記実施例の如くダイナミックＲＡＭに限らず
、スタティックＲＡＭ 、 ＥＰＲＯＭ等の他の半導体
記憶装置にも同様に適用できる。
、スタティックＲＡＭ 、 ＥＰＲＯＭ等の他の半導体
記憶装置にも同様に適用できる。
以上詳述した如く、本発明によればメモリセル部でのソ
フトエラーの抑制と、周辺回路とし１０− ての０ＭＯ８のラッチアップ現象の防止とを達成した高
性能、高信頼性の半導体記憶装置を提供できる。
フトエラーの抑制と、周辺回路とし１０− ての０ＭＯ８のラッチアップ現象の防止とを達成した高
性能、高信頼性の半導体記憶装置を提供できる。
第１図は従来の０ＭＯ８を示す断面図、第２図は本出願
人が既に提案した０ＭＯ８を示す断面図、第３図は第２
図図示の０ＭＯ８をそのままダイナミックＲＡＭの周辺
回路としてメモリセルに併設した状態を示す断面図、第
４図は本発明の一実施例を示すダイナミックＲＡＭの断
面図、第５図は本発明の他の実施例を示すダイナミック
ＲＡＭの断面図である。 １１・・・ｎ型シリコン基板、１２・・・素子分離領域
、１３・・・ｎ型素子領域、１４．２０・・・ｐ散票領
域、１５１．１５１・・・薄い酸化層、１６１ 。 １６！・・・ソース領域、１７１，１７１・・・ドレイ
ン領域、１８１．１８２・・・ダート酸化膜、１９１゜
１９、・・・ダート電極、２２・・・キャパシタ電極、
２５・・・トランスファーゲート電極。 １１−
人が既に提案した０ＭＯ８を示す断面図、第３図は第２
図図示の０ＭＯ８をそのままダイナミックＲＡＭの周辺
回路としてメモリセルに併設した状態を示す断面図、第
４図は本発明の一実施例を示すダイナミックＲＡＭの断
面図、第５図は本発明の他の実施例を示すダイナミック
ＲＡＭの断面図である。 １１・・・ｎ型シリコン基板、１２・・・素子分離領域
、１３・・・ｎ型素子領域、１４．２０・・・ｐ散票領
域、１５１．１５１・・・薄い酸化層、１６１ 。 １６！・・・ソース領域、１７１，１７１・・・ドレイ
ン領域、１８１．１８２・・・ダート酸化膜、１９１゜
１９、・・・ダート電極、２２・・・キャパシタ電極、
２５・・・トランスファーゲート電極。 １１−
Claims (1)
- 第１導電型の半導体基板と、この基板上に設けられた絶
縁材料からなる素子分離領域と、この素子分離領域によ
シ分離された複数の島状基板領域に夫々埋込まれた第１
導電型、第２導電型いずれかの単結晶半導体層からなる
素子領域とを具備し、前記素子領域のうちメモリセル部
となる素子領域を前記基板と直接接するように設け、か
つ前記素子領域のうち周辺回路としての相補型ＭＯ８）
ランジスタを構成する互に導電型の異なる隣シ合う素子
領域め□少なくとも一方の基板との界面の一部もしくは
全部に絶縁層を介在させたことを特徴とする半導体記憶
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180544A JPS6074564A (ja) | 1983-09-30 | 1983-09-30 | 半導体記憶装置 |
| EP84108241A EP0134504B1 (en) | 1983-07-15 | 1984-07-13 | A c-mos device and process for manufacturing the same |
| DE8484108241T DE3478170D1 (en) | 1983-07-15 | 1984-07-13 | A c-mos device and process for manufacturing the same |
| US07/478,044 US5079183A (en) | 1983-07-15 | 1989-01-06 | C-mos device and a process for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180544A JPS6074564A (ja) | 1983-09-30 | 1983-09-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074564A true JPS6074564A (ja) | 1985-04-26 |
Family
ID=16085128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180544A Pending JPS6074564A (ja) | 1983-07-15 | 1983-09-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074564A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518005A (en) * | 1978-07-25 | 1980-02-07 | Toshiba Corp | Mos-type dynamic memory |
| JPS5662369A (en) * | 1979-10-26 | 1981-05-28 | Toshiba Corp | Mos semiconductor device |
| JPS57194565A (en) * | 1981-05-25 | 1982-11-30 | Toshiba Corp | Semiconductor memory device |
| JPS5840851A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
-
1983
- 1983-09-30 JP JP58180544A patent/JPS6074564A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518005A (en) * | 1978-07-25 | 1980-02-07 | Toshiba Corp | Mos-type dynamic memory |
| JPS5662369A (en) * | 1979-10-26 | 1981-05-28 | Toshiba Corp | Mos semiconductor device |
| JPS57194565A (en) * | 1981-05-25 | 1982-11-30 | Toshiba Corp | Semiconductor memory device |
| JPS5840851A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
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