JPS61104672A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61104672A JPS61104672A JP59225885A JP22588584A JPS61104672A JP S61104672 A JPS61104672 A JP S61104672A JP 59225885 A JP59225885 A JP 59225885A JP 22588584 A JP22588584 A JP 22588584A JP S61104672 A JPS61104672 A JP S61104672A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/012—Manufacture or treatment of static induction transistors [SIT], e.g. permeable base transistors [PBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/202—FETs having static field-induced regions, e.g. static-induction transistors [SIT] or permeable base transistors [PBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/343—Gate regions of field-effect devices having PN junction gates
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の技術分野］
本発明は切込ゲート構造を有する半導体装置の製造方法
特に静電誘導トランジスタ（以下、ＳＴＴと略す）また
は縦型電界１−ランジスタ（以下、縦型１・゛口゛ど略
す）の製ｊ告方法に関する。 ［先行技術の説明］ １１η来のＳ Ｔ Ｔのグー１〜構造には、第３図に示
すように、ゲート領ｊ或３が表面主型１が４（ソースま
たはド１ツイン）と同一下面に形成されているブ１ノナ
ー型と、第４図に示すように、グー１〜部］３が高抵抗
エピタキシャル層（チャネル領域）１２内に完全に埋め
込まｊｌ、でいる押込グー１−型とがある。なお、第３
図にｔン（づる］は゛１こ導体基板、２は高抵抗エピタ
キシャル層（チャネル領域）、５はグー１−１電極、６
はソース（またはドレイン）ｌ電極、７は絶縁層を示す
。 また、第４図における１１は半導体ｊｉ４：板（ドレイ
ンまたはソース）、１４ば表面主電極（ソースまたはド
レイン）、１５はグー１−Ａρ電棲、］６はソース（ま
たはドレイン）ＡＱ主電極１７ば埋込ゲート接続部、１
８は絶縁層を示す。 第３図のプレナー型ＳＴＴの場合、他のブレナー型素子
（バイポーラ、ＭＯＳ等）同様微細化、集積化が可能で
あり、その高速性を利用したロジンクＩＣ等に適用され
ている。しかし、構造的にゲート領域３と表面主電極４
間の距ｍ「が小さくしか取れず、または重なって形成さ
れたりするため、この接合での耐圧は低く、接合リーク
電流も比較的に大きい値となり、回路の動作マージン、
安全性、消費電力等の面で問題がある。 一方、第４図の埋込デー１へ型ＳＴＴの場合は、各埋込
ゲート部１３が高温てのエピタキシャル成長中につなが
ってしまわぬように十分距離を取る必要があるため、微
細化、集積化が困難であり、パワートランジスタのよう
な＋１体素子に用いられている。 また、デー１へ部１３と表面主電極１４間の容量が大き
いため高速動作が難しいという欠点を有する。 −上記のプレナー型および埋込ゲート型ＳＴＴの短所を
克服するものどじて、第５図に示す切込デー１〜型ＳＴ
Ｔが提案されている。こればド１メインまたはソースと
なる半導体基板３１−１−に高抵抗エピタキシャル層（
チャネル領域）３２を形成したのち、切込エツチングし
て底部に不純物添加を行なってデー１へ領域３３を形成
すると共に、デー１〜間のエピタキシャル層３２表面に
は表面主電極（ソースまたはドレイン）領域３４を形成
したのち、表面を絶縁層３５で被うとＪ（に、デー１〜
領域３３１表面主電（うλ領域３４に接続するデー１−
１！阻極３Ｇ、ソース（またはドレイン）電極３７を形
成したものである。この切込デー１〜型ＳｒＴによれば
、構造的にデー１〜領域３３と表面主型ｔＩｉｉｉ３４
との距離が１−分ど扛るので、この接合の耐圧も１・分
１１“１１＜、か−」、接合リーク電流も低く抑えるこ
とができる。加えるに、主電極３１ど３４間のチャネル
領域３２に対するデー１−領域３３の位置に。 ある程度的自由度があるので、プレツー−型に比べ大き
な電圧増幅率７１を持つように設計できるというメリッ
１へｔノある。 しかし、この切込デー１−構造の場合には、切込エツチ
ングした後の数μの段差の低部へのデー１一部パターン
形成が難しく、即ち、感光性樹脂フォ１ヘレジスト（通
常厚み１μｉｎ程度）を均一・に凸凹表面にコーディン
グすること自体が困鉗である。これを避
特に静電誘導トランジスタ（以下、ＳＴＴと略す）また
は縦型電界１−ランジスタ（以下、縦型１・゛口゛ど略
す）の製ｊ告方法に関する。 ［先行技術の説明］ １１η来のＳ Ｔ Ｔのグー１〜構造には、第３図に示
すように、ゲート領ｊ或３が表面主型１が４（ソースま
たはド１ツイン）と同一下面に形成されているブ１ノナ
ー型と、第４図に示すように、グー１〜部］３が高抵抗
エピタキシャル層（チャネル領域）１２内に完全に埋め
込まｊｌ、でいる押込グー１−型とがある。なお、第３
図にｔン（づる］は゛１こ導体基板、２は高抵抗エピタ
キシャル層（チャネル領域）、５はグー１−１電極、６
はソース（またはドレイン）ｌ電極、７は絶縁層を示す
。 また、第４図における１１は半導体ｊｉ４：板（ドレイ
ンまたはソース）、１４ば表面主電極（ソースまたはド
レイン）、１５はグー１−Ａρ電棲、］６はソース（ま
たはドレイン）ＡＱ主電極１７ば埋込ゲート接続部、１
８は絶縁層を示す。 第３図のプレナー型ＳＴＴの場合、他のブレナー型素子
（バイポーラ、ＭＯＳ等）同様微細化、集積化が可能で
あり、その高速性を利用したロジンクＩＣ等に適用され
ている。しかし、構造的にゲート領域３と表面主電極４
間の距ｍ「が小さくしか取れず、または重なって形成さ
れたりするため、この接合での耐圧は低く、接合リーク
電流も比較的に大きい値となり、回路の動作マージン、
安全性、消費電力等の面で問題がある。 一方、第４図の埋込デー１へ型ＳＴＴの場合は、各埋込
ゲート部１３が高温てのエピタキシャル成長中につなが
ってしまわぬように十分距離を取る必要があるため、微
細化、集積化が困難であり、パワートランジスタのよう
な＋１体素子に用いられている。 また、デー１へ部１３と表面主電極１４間の容量が大き
いため高速動作が難しいという欠点を有する。 −上記のプレナー型および埋込ゲート型ＳＴＴの短所を
克服するものどじて、第５図に示す切込デー１〜型ＳＴ
Ｔが提案されている。こればド１メインまたはソースと
なる半導体基板３１−１−に高抵抗エピタキシャル層（
チャネル領域）３２を形成したのち、切込エツチングし
て底部に不純物添加を行なってデー１へ領域３３を形成
すると共に、デー１〜間のエピタキシャル層３２表面に
は表面主電極（ソースまたはドレイン）領域３４を形成
したのち、表面を絶縁層３５で被うとＪ（に、デー１〜
領域３３１表面主電（うλ領域３４に接続するデー１−
１！阻極３Ｇ、ソース（またはドレイン）電極３７を形
成したものである。この切込デー１〜型ＳｒＴによれば
、構造的にデー１〜領域３３と表面主型ｔＩｉｉｉ３４
との距離が１−分ど扛るので、この接合の耐圧も１・分
１１“１１＜、か−」、接合リーク電流も低く抑えるこ
とができる。加えるに、主電極３１ど３４間のチャネル
領域３２に対するデー１−領域３３の位置に。 ある程度的自由度があるので、プレツー−型に比べ大き
な電圧増幅率７１を持つように設計できるというメリッ
１へｔノある。 しかし、この切込デー１−構造の場合には、切込エツチ
ングした後の数μの段差の低部へのデー１一部パターン
形成が難しく、即ち、感光性樹脂フォ１ヘレジスト（通
常厚み１μｉｎ程度）を均一・に凸凹表面にコーディン
グすること自体が困鉗である。これを避
【づるためには
非常に繁雑な手段を取る必要があり、これらの理由によ
り実用ｆヒは殆んどされていなかった。 ［発明の目的コ 本発明は、」二記先行技術の問題点を克服し、容易に切
込デー１〜構造を形成できる半導体装置の製造方法を提
供することを目的とする。 ［発明の概要］ このため、本発明は切込ゲート型半導体装置の製造方法
において、適当なパターンをマスクとして等方性エツチ
ングのサイドエツチングを利用して切込部を形成後、上
記の同一マスクを用いてイオン注入により開口部から不
純物を添加しデー１−を形成するようにしたことを特徴
としている。 即ち、本発明では切込ゲート構造の５ＩＴ（または縦型
ＦＥＴ）の製造工程、特にゲート部の形成において、第
１図に示すように以下の３つの工程を有することを特徴
としている。なお、第１図において、４１は半導体基板
、４２は高抵抗エピタキシャル層、４３はゲート領域、
４４は表面主電極、４５は切込部。 ４６はマスクを示す。第１の工程は、同図（ａ）に示す
ように、ゲート切込エツチングのマスクおよびデー１−
形成イオン注入のマスクとなる所望のパターンを半導体
基板上に形成する工程である。第２の工程は、同図（ｂ
）に示すように、上記のパターンをマスクとしてデー１
−形成用切込エツチングを行なう。 この際、横方向エツチング（サイドエツチング）を利用
して、第１の工程で形成されるマスクパターン開１］よ
り、一定寸法広く半導体基板に凹部を形成する工程であ
る。第３の工程は、同図（ｃ）に示すように、第１の工
程で形成したパターンの少なくとも一部、即ち表面主電
極（ソースまたはドレイン）を挟むデー１〜部端を決め
るパターンを用いて、イオン注入法により選択的に半導
体基板に不純物を添加することに依り、デーｊ−領域を
形成する。「稈である。 ［発明の実施例］ 本発明の一実施例に係る切込デー１〜型ＳＴＴの製造方
法を第２図（ａ）〜（＋＜）により説明する。 同図（ａ） ： １０’ ８ｃ＋ｎ ”以上の不純物
濃度のｎ＋Ｓｉ基板５０」−に３〜１０μｍ厚で不純物
濃度１０” ｃｍ ’以外のｎ−高抵抗エピタキシャ
ル層５１を形成する。フォ１へエツチングにより所定の
パターンに加工したＳｊｏ ２膜５２をマスクとしてＣ
ＣＩ）４やＣＣＱ２Ｆ２ガスを用いた反応性イオンエツ
チング（ＲＩＥ）により、ｎ −ｎ＋界面より深い所
までＳｉ基板５０に溝切りエツチングを施す。この場合
、エツチングの異方性１こより横方向エツチングの殆ん
どない垂直な溝形成が成される。 同図（ｂ）二次に、Ｓ】０２膜５２を除去し、反ノ５ム
性イオンエツチング（ＲＴＥ）による欠陥を洗浄により
除去した後、熱酸化により、表面に５１０２膜５３を生
成させ、ＳＴＴを形成する部分のみフォ１−エツチング
により除去する。 同図（ｃ） ： ＣＶＤにより０．３〜１ｐ＋ｕ厚のノ
ンドープポリＳ１膜５４を形成し、パターニングしたフ
ｙｒｔ〜レジスト層５５をマスクとしてＡｓ＋をイオン
注入し、所望の部分にドーピング領域５４Ａを設ける。 同図（ｄ）二次に、フォトレジス１一層５５を除去し、
熱酸化により、１０００八以下の薄い５ｊ０２膜５６を
形成後、ｃｖｎにより０．２〜０．５μｍ厚の５ｊｓＮ
４膜５７を形成し、溝切り部を完全に充填する。そして
、次の同図（ｅ）に示す工程において、Ｓｊの等方性エ
ツチングにより５−ＦＴのゲート領域を形成するだめの
開１１部をフォ１−エツチングにより設（づる。 ただし、ここで同図（ｄ−］）は（”、ｒ０３１１Ｆ−
Ｈ２０溶液等による湿式エツチング用に必要な開［］部
の構造を示す。一方、同図（ｄ−２）はＣＶｒｌＳｊｏ
２５８を追加することにより、ＣＦ４ガスを用いたｓ
ｌの等方性プラズマエツチング、または同図（ａ）で示
した工程で用いたＣ（：Ｑ４やＣＣＱ２Ｆ２ガスによる
異方性５ｊＲＴ）ｊ才ｔよび等方性Ｓ」プラズマエツチ
ングの組合せに対して、十分エツチングの選択比をとれ
るようにしたものである。この場合、より深い切込みゲ
ートが形成されるほか、横方向エツチングが制御される
ため、より精密なエツチングが可能となる。 同図（ｅ）二等方性湿式またはＳｊプラズマエツチンク
により所望の切込デー１へ形状に加］−
非常に繁雑な手段を取る必要があり、これらの理由によ
り実用ｆヒは殆んどされていなかった。 ［発明の目的コ 本発明は、」二記先行技術の問題点を克服し、容易に切
込デー１〜構造を形成できる半導体装置の製造方法を提
供することを目的とする。 ［発明の概要］ このため、本発明は切込ゲート型半導体装置の製造方法
において、適当なパターンをマスクとして等方性エツチ
ングのサイドエツチングを利用して切込部を形成後、上
記の同一マスクを用いてイオン注入により開口部から不
純物を添加しデー１−を形成するようにしたことを特徴
としている。 即ち、本発明では切込ゲート構造の５ＩＴ（または縦型
ＦＥＴ）の製造工程、特にゲート部の形成において、第
１図に示すように以下の３つの工程を有することを特徴
としている。なお、第１図において、４１は半導体基板
、４２は高抵抗エピタキシャル層、４３はゲート領域、
４４は表面主電極、４５は切込部。 ４６はマスクを示す。第１の工程は、同図（ａ）に示す
ように、ゲート切込エツチングのマスクおよびデー１−
形成イオン注入のマスクとなる所望のパターンを半導体
基板上に形成する工程である。第２の工程は、同図（ｂ
）に示すように、上記のパターンをマスクとしてデー１
−形成用切込エツチングを行なう。 この際、横方向エツチング（サイドエツチング）を利用
して、第１の工程で形成されるマスクパターン開１］よ
り、一定寸法広く半導体基板に凹部を形成する工程であ
る。第３の工程は、同図（ｃ）に示すように、第１の工
程で形成したパターンの少なくとも一部、即ち表面主電
極（ソースまたはドレイン）を挟むデー１〜部端を決め
るパターンを用いて、イオン注入法により選択的に半導
体基板に不純物を添加することに依り、デーｊ−領域を
形成する。「稈である。 ［発明の実施例］ 本発明の一実施例に係る切込デー１〜型ＳＴＴの製造方
法を第２図（ａ）〜（＋＜）により説明する。 同図（ａ） ： １０’ ８ｃ＋ｎ ”以上の不純物
濃度のｎ＋Ｓｉ基板５０」−に３〜１０μｍ厚で不純物
濃度１０” ｃｍ ’以外のｎ−高抵抗エピタキシャ
ル層５１を形成する。フォ１へエツチングにより所定の
パターンに加工したＳｊｏ ２膜５２をマスクとしてＣ
ＣＩ）４やＣＣＱ２Ｆ２ガスを用いた反応性イオンエツ
チング（ＲＩＥ）により、ｎ −ｎ＋界面より深い所
までＳｉ基板５０に溝切りエツチングを施す。この場合
、エツチングの異方性１こより横方向エツチングの殆ん
どない垂直な溝形成が成される。 同図（ｂ）二次に、Ｓ】０２膜５２を除去し、反ノ５ム
性イオンエツチング（ＲＴＥ）による欠陥を洗浄により
除去した後、熱酸化により、表面に５１０２膜５３を生
成させ、ＳＴＴを形成する部分のみフォ１−エツチング
により除去する。 同図（ｃ） ： ＣＶＤにより０．３〜１ｐ＋ｕ厚のノ
ンドープポリＳ１膜５４を形成し、パターニングしたフ
ｙｒｔ〜レジスト層５５をマスクとしてＡｓ＋をイオン
注入し、所望の部分にドーピング領域５４Ａを設ける。 同図（ｄ）二次に、フォトレジス１一層５５を除去し、
熱酸化により、１０００八以下の薄い５ｊ０２膜５６を
形成後、ｃｖｎにより０．２〜０．５μｍ厚の５ｊｓＮ
４膜５７を形成し、溝切り部を完全に充填する。そして
、次の同図（ｅ）に示す工程において、Ｓｊの等方性エ
ツチングにより５−ＦＴのゲート領域を形成するだめの
開１１部をフォ１−エツチングにより設（づる。 ただし、ここで同図（ｄ−］）は（”、ｒ０３１１Ｆ−
Ｈ２０溶液等による湿式エツチング用に必要な開［］部
の構造を示す。一方、同図（ｄ−２）はＣＶｒｌＳｊｏ
２５８を追加することにより、ＣＦ４ガスを用いたｓ
ｌの等方性プラズマエツチング、または同図（ａ）で示
した工程で用いたＣ（：Ｑ４やＣＣＱ２Ｆ２ガスによる
異方性５ｊＲＴ）ｊ才ｔよび等方性Ｓ」プラズマエツチ
ングの組合せに対して、十分エツチングの選択比をとれ
るようにしたものである。この場合、より深い切込みゲ
ートが形成されるほか、横方向エツチングが制御される
ため、より精密なエツチングが可能となる。 同図（ｅ）二等方性湿式またはＳｊプラズマエツチンク
により所望の切込デー１へ形状に加］−
【ハ５ｉ３Ｎ４
１ｆ情５７のオーバーハング５７Ａ構造を形成する。 次のイオン注入のチャネリング防止のための薄い熱酸化
膜５３′ をりｊ述部に形成後、Ｂ＋を５０〜１００Ｋ
ｌでＩｎ” −ＩＯ” ｃｍ ”イオン注入しデー１
−＝７− ５９を形成する。このとき５ｊ３Ｎａ膜５７のオーバー
ハング５７Ａ形状のマスクにより切込部底部にのみゲー
ト５９が形成される。 同図（ｆ）：フォトエッチングにより、中央のＳｉ ３
Ｎ ａ膜５７のみツー１ｒｔ−レジス１−により被覆し
。 これをマスクとしてＣＦ４ １１２の混合ガス、および
、ＣＣＵａまたはＣＣρＦ２ガスを用いたＲＩＥにより
、他の５１３Ｎ＜膜５７、ノンドープポリＳｉ膜５４、
および、５１０２膜５６を完全に除去し、再度熱酸化に
より１００ＯＡ以下の薄いパッドＳｉｎ ２膜５３を形
成する。 このときの加熱によりドーピング領域５４ＡからはＡｓ
がエピタキシャル層５】に拡散し、ＳＩＴソース部６１
が形成される。然る後に、Ｂ＋のイオン注入により、プ
レナー構造ゲート６０を形成し、切込ゲート部５９と接
続させる。ここで、Ｓｉ ３Ｎ ４膜５７のオーバーハ
ング５７ＡによりＳＴＴソース部６１とグー１一部５９
が互いに離れたままの状態を保って形成されることにな
る。 同図（ｇ）：中央のＳｉ ｓ Ｎ ４膜５７を除去した
のち、更に、ドライブイン拡散、および、熱酸化を行な
って、グー１一部５９およびソース部６１を所定の寸法
に仕上げ、最終的なＳＩＴ構造を得る。然る後に、通常
の方法により４０００〜７０００人のリンガラス（ＰＳ
Ｇ）６２をｃｖｎにより形成、平坦化のためのりフロー
を行なった後、コンタクＩ・ホールを開口し、ＡＱ等に
より電極配線６３を行なう。 この方法によれば、従来のプレナー構造、埋込デーｈ構
造に比べて同等か、それ以上の精度をもって切込グー１
−型ＳＴＴを製造することが極めて容易にできるように
なる。更には、表面主電極部とグー１一部が自己整合（
セルファライン）的に形成することができることから、
素子間の特性のばらつきも極めて小さく抑えることがで
きる。また、−に記の方法によりゲート部ｐｎ接合の深
さを浅く抑えることが可能となることから、 ＳＩＴの
グー１一部を受光部として用いるＳＴＴフォトトランジ
スタ、ＳＴＴイメージセン勺においては、通常のものよ
り数倍の短波長感度（λ≦５００ｒ＋ｍ）が得られ、光
センサへの応用どしての工業的価値も高いものが得られ
る。 尚、上記実施例では、ｎチャネル５ＴＴ（Ｓｊ）のみに
ｄ及したが、ＰチャネルＳＴ丁また縦型ト王Ｔにも、更
に他のＩｎ−Ｖ族ゝＩＬ導体等にも応用できることはｎ
゛う迄もない。 ［発明の効果］ 以−１１説明したように本発明によれば、ブレナー構造
および埋込グー１〜構造半導体装置の短所を克服する切
込グー１−構造の半導体装置を極く簡１１′ＬＬ製）告
することができる、ようになる。
１ｆ情５７のオーバーハング５７Ａ構造を形成する。 次のイオン注入のチャネリング防止のための薄い熱酸化
膜５３′ をりｊ述部に形成後、Ｂ＋を５０〜１００Ｋ
ｌでＩｎ” −ＩＯ” ｃｍ ”イオン注入しデー１
−＝７− ５９を形成する。このとき５ｊ３Ｎａ膜５７のオーバー
ハング５７Ａ形状のマスクにより切込部底部にのみゲー
ト５９が形成される。 同図（ｆ）：フォトエッチングにより、中央のＳｉ ３
Ｎ ａ膜５７のみツー１ｒｔ−レジス１−により被覆し
。 これをマスクとしてＣＦ４ １１２の混合ガス、および
、ＣＣＵａまたはＣＣρＦ２ガスを用いたＲＩＥにより
、他の５１３Ｎ＜膜５７、ノンドープポリＳｉ膜５４、
および、５１０２膜５６を完全に除去し、再度熱酸化に
より１００ＯＡ以下の薄いパッドＳｉｎ ２膜５３を形
成する。 このときの加熱によりドーピング領域５４ＡからはＡｓ
がエピタキシャル層５】に拡散し、ＳＩＴソース部６１
が形成される。然る後に、Ｂ＋のイオン注入により、プ
レナー構造ゲート６０を形成し、切込ゲート部５９と接
続させる。ここで、Ｓｉ ３Ｎ ４膜５７のオーバーハ
ング５７ＡによりＳＴＴソース部６１とグー１一部５９
が互いに離れたままの状態を保って形成されることにな
る。 同図（ｇ）：中央のＳｉ ｓ Ｎ ４膜５７を除去した
のち、更に、ドライブイン拡散、および、熱酸化を行な
って、グー１一部５９およびソース部６１を所定の寸法
に仕上げ、最終的なＳＩＴ構造を得る。然る後に、通常
の方法により４０００〜７０００人のリンガラス（ＰＳ
Ｇ）６２をｃｖｎにより形成、平坦化のためのりフロー
を行なった後、コンタクＩ・ホールを開口し、ＡＱ等に
より電極配線６３を行なう。 この方法によれば、従来のプレナー構造、埋込デーｈ構
造に比べて同等か、それ以上の精度をもって切込グー１
−型ＳＴＴを製造することが極めて容易にできるように
なる。更には、表面主電極部とグー１一部が自己整合（
セルファライン）的に形成することができることから、
素子間の特性のばらつきも極めて小さく抑えることがで
きる。また、−に記の方法によりゲート部ｐｎ接合の深
さを浅く抑えることが可能となることから、 ＳＩＴの
グー１一部を受光部として用いるＳＴＴフォトトランジ
スタ、ＳＴＴイメージセン勺においては、通常のものよ
り数倍の短波長感度（λ≦５００ｒ＋ｍ）が得られ、光
センサへの応用どしての工業的価値も高いものが得られ
る。 尚、上記実施例では、ｎチャネル５ＴＴ（Ｓｊ）のみに
ｄ及したが、ＰチャネルＳＴ丁また縦型ト王Ｔにも、更
に他のＩｎ−Ｖ族ゝＩＬ導体等にも応用できることはｎ
゛う迄もない。 ［発明の効果］ 以−１１説明したように本発明によれば、ブレナー構造
および埋込グー１〜構造半導体装置の短所を克服する切
込グー１−構造の半導体装置を極く簡１１′ＬＬ製）告
することができる、ようになる。
第１図（ａ）〜（ｃ）は本発明の概要を示す′ｌ′、導
体装置の製造に稈説明１ツ１、第２図（ａ）−（ｇ）ｌ
；１本発明の一実施例に係る半導体装置の製造工程説明
図、第３図〜第５図は従来例を説明するための図であっ
て、第１３図はプレーナ型ＳＴＴ’の模式的断面図、第
４図は埋込デー１−ｑ２ｓｒｒの模式的断面図、第５図
は切込デー１−型Ｓ’ｒＴの模式的断面図である。 ４１ ・・ 半導体基板、４２ ・・高ｌＩ（抗エピ
タキシャル層、４３ グー１−領域、４４ 表
面ト電（４１，４５明込部、４６ マスク。 〜Ｉ＋− 第１図
体装置の製造に稈説明１ツ１、第２図（ａ）−（ｇ）ｌ
；１本発明の一実施例に係る半導体装置の製造工程説明
図、第３図〜第５図は従来例を説明するための図であっ
て、第１３図はプレーナ型ＳＴＴ’の模式的断面図、第
４図は埋込デー１−ｑ２ｓｒｒの模式的断面図、第５図
は切込デー１−型Ｓ’ｒＴの模式的断面図である。 ４１ ・・ 半導体基板、４２ ・・高ｌＩ（抗エピ
タキシャル層、４３ グー１−領域、４４ 表
面ト電（４１，４５明込部、４６ マスク。 〜Ｉ＋− 第１図
Claims (1)
- 切込ゲート構造を有する半導体装置の製造方法におい
て、所定の材質でかつ所定の形状を持つ薄膜パターンを
半導体基板上に形成する第１の工程と、その薄膜パター
ンをエッチング・マスクとして、パターン中の間隙より
少なくとも広い形状の凹部を半導体基板にエッチングに
より形成する第２の工程と、前記薄膜パターンの少なく
とも一部をマスクとして用い、前記第２の工程で形成し
た凹部の底部を含む領域にイオン注入法により、不純物
を添加しゲート領域を形成する第３の工程とを有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59225885A JPH0652793B2 (ja) | 1984-10-29 | 1984-10-29 | 静電誘導トランジスタの製造方法 |
| US06/789,536 US4679307A (en) | 1984-10-29 | 1985-10-21 | Method of manufacturing a recessed gate of a semiconductor device |
| NL8502953A NL8502953A (nl) | 1984-10-29 | 1985-10-29 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59225885A JPH0652793B2 (ja) | 1984-10-29 | 1984-10-29 | 静電誘導トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61104672A true JPS61104672A (ja) | 1986-05-22 |
| JPH0652793B2 JPH0652793B2 (ja) | 1994-07-06 |
Family
ID=16836387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59225885A Expired - Lifetime JPH0652793B2 (ja) | 1984-10-29 | 1984-10-29 | 静電誘導トランジスタの製造方法 |
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|---|---|---|---|---|
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-
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- 1985-10-29 FR FR858516036A patent/FR2572584B1/fr not_active Expired - Lifetime
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| JPH0652793B2 (ja) | 1994-07-06 |
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