JPS61114571A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61114571A JPS61114571A JP59236051A JP23605184A JPS61114571A JP S61114571 A JPS61114571 A JP S61114571A JP 59236051 A JP59236051 A JP 59236051A JP 23605184 A JP23605184 A JP 23605184A JP S61114571 A JPS61114571 A JP S61114571A
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- JP
- Japan
- Prior art keywords
- layer
- substrate
- buried
- arsenic
- implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板内（埋込み導を層を設けるバイポー
ラ集積回路の製造方法に関し、詳しくは、酸素イオンを
深く注入することにより基鈑内部に酸化膜な形成する技
術をバイポーラＩＣの製造工に 程に適用して埋没層下の基板鴨埋込み絶縁層を形成し、
バイボー２素子のＳ ＯＩ （５ｉｌｌｅｏｎ ０ｎＩ
ｎｓ＋＋Ｉａｔｏｒ ） ！’ＩＩ造を簡便にかつ安定
した結晶性で得ろ方法を提供するものであるう 〔従来の技術〕 半導体集積回路において基板−素子間あるいは配線−基
板間容量の低減及び耐α線ソフトエラー強度増大をはか
るためにＳｔ基板と直接接触する部分をもたないＳＯＩ
や同様の目的を達成するための８ＯＳ （Ｓｌｌｉｃｏ
ｎ Ｏｎ ５ａｐｐｈｉｒｅ）の構造が −注目されて
いる。ＳＯＩ構造を実現する手段として醸化膜上の多結
晶シリコンｔ！！−単結晶化するレーザアニール技術や
基板中にＮｌ素原子をイオン注入して熱処理を行５こと
で絶縁層を形成するＳＩＭＯＸ （Ｓｅｐａｒａｔｉｏ
ｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘ）’ｇｅｎ）技術
があり、盛んに検討されている。このＳＩＭＯＸ技術（
おいてはレーザーアニールで形成したＳＯＩ撰造よりも
良好な特性を示すバイポーラ素子の試作例が報告されて
いる。アイイーイーイーエレクトロンデバイスレターズ
頁９Ｌ〜９３、第５巻、七３．３月、１９８４年「パー
ティカル稍−ｐ−ｎバイポーラトランジスタ・７アプリ
ケイテイド・オン・ベリット・オキサイドＳ ＯＩ Ｊ
（ＩＥＥＥＥＬＥＣＴＲＯＮ ＤＥＶｒＣＥ ＬＥＴＴ
ＥＲ８％ｐ、９１−９３、ＶＯＬ、ＥＤＬ−５，ＮＯ，
３，ＭＡＲＣＨ１９８４：ＶｅｒｔｌｃｍＩ ｎ −ｐ
−ｎ Ｂｌｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ Ｆ
ａｂｒｉｃａｔｅｄ ｏｎ Ｂｕｒｉｅｄ ０ｘｉ
ｄｅ ５ｏｌ）〔発明が解決しようとする問題点〕 ＳＯ８は２７フイア基板とシリコンエピタキシャル層間
の格子不適合（よる電流漏れ増大及び電荷移動度の低下
、サファイア基板のコスト高という欠点がある。一方し
−ザアニール技術ニよルｓＯ■の場合では安定した単結
晶ＳＯＩを得ることができず、バイポーラ素子ではまだ
良好な特性を示す実施例に報告されていない。またＳＩ
ＭＯＸ技術（おける上記試作例では埋没層がないため、
コレクタの直列抵抗を低くできないという欠点が存在す
る。
ラ集積回路の製造方法に関し、詳しくは、酸素イオンを
深く注入することにより基鈑内部に酸化膜な形成する技
術をバイポーラＩＣの製造工に 程に適用して埋没層下の基板鴨埋込み絶縁層を形成し、
バイボー２素子のＳ ＯＩ （５ｉｌｌｅｏｎ ０ｎＩ
ｎｓ＋＋Ｉａｔｏｒ ） ！’ＩＩ造を簡便にかつ安定
した結晶性で得ろ方法を提供するものであるう 〔従来の技術〕 半導体集積回路において基板−素子間あるいは配線−基
板間容量の低減及び耐α線ソフトエラー強度増大をはか
るためにＳｔ基板と直接接触する部分をもたないＳＯＩ
や同様の目的を達成するための８ＯＳ （Ｓｌｌｉｃｏ
ｎ Ｏｎ ５ａｐｐｈｉｒｅ）の構造が −注目されて
いる。ＳＯＩ構造を実現する手段として醸化膜上の多結
晶シリコンｔ！！−単結晶化するレーザアニール技術や
基板中にＮｌ素原子をイオン注入して熱処理を行５こと
で絶縁層を形成するＳＩＭＯＸ （Ｓｅｐａｒａｔｉｏ
ｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘ）’ｇｅｎ）技術
があり、盛んに検討されている。このＳＩＭＯＸ技術（
おいてはレーザーアニールで形成したＳＯＩ撰造よりも
良好な特性を示すバイポーラ素子の試作例が報告されて
いる。アイイーイーイーエレクトロンデバイスレターズ
頁９Ｌ〜９３、第５巻、七３．３月、１９８４年「パー
ティカル稍−ｐ−ｎバイポーラトランジスタ・７アプリ
ケイテイド・オン・ベリット・オキサイドＳ ＯＩ Ｊ
（ＩＥＥＥＥＬＥＣＴＲＯＮ ＤＥＶｒＣＥ ＬＥＴＴ
ＥＲ８％ｐ、９１−９３、ＶＯＬ、ＥＤＬ−５，ＮＯ，
３，ＭＡＲＣＨ１９８４：ＶｅｒｔｌｃｍＩ ｎ −ｐ
−ｎ Ｂｌｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ Ｆ
ａｂｒｉｃａｔｅｄ ｏｎ Ｂｕｒｉｅｄ ０ｘｉ
ｄｅ ５ｏｌ）〔発明が解決しようとする問題点〕 ＳＯ８は２７フイア基板とシリコンエピタキシャル層間
の格子不適合（よる電流漏れ増大及び電荷移動度の低下
、サファイア基板のコスト高という欠点がある。一方し
−ザアニール技術ニよルｓＯ■の場合では安定した単結
晶ＳＯＩを得ることができず、バイポーラ素子ではまだ
良好な特性を示す実施例に報告されていない。またＳＩ
ＭＯＸ技術（おける上記試作例では埋没層がないため、
コレクタの直列抵抗を低くできないという欠点が存在す
る。
本発明ではＳＩＭＯＸ技術によるｓｏｒ！ｌｉ造を利用
することでｓｏｒｍ造でありながらも容易く安定した結
晶状態を得、しかもコレクタの直列抵抗を低くできるバ
イポーラ素子を実現することを目的とする。
することでｓｏｒｍ造でありながらも容易く安定した結
晶状態を得、しかもコレクタの直列抵抗を低くできるバ
イポーラ素子を実現することを目的とする。
本発明では半導体基板中へ導電型を与える不純物原子及
び基板構成原子と結合して絶縁物を形成できる原子をイ
オン注入し、熱処理を施することにより低抵抗導電層を
形成すると同時に埋込み絶縁層を形成することによって
なされる。
び基板構成原子と結合して絶縁物を形成できる原子をイ
オン注入し、熱処理を施することにより低抵抗導電層を
形成すると同時に埋込み絶縁層を形成することによって
なされる。
以下第１図〜第４図の基板断面図を参照して実施例を説
明する。
明する。
第１図ではＰ型のＳｉ基板１１へ酸素（０）を４００
Ｋ ｅ Ｖ、 ｌｘｌ ０ ”ｃｘ−”以上でイオン注
入し、次いで砒素（Ａｓ）を６０〜７０Ｋｅ￥、ＩＸ
１０”ｃｍ−”にイオン注入する。
Ｋ ｅ Ｖ、 ｌｘｌ ０ ”ｃｘ−”以上でイオン注
入し、次いで砒素（Ａｓ）を６０〜７０Ｋｅ￥、ＩＸ
１０”ｃｍ−”にイオン注入する。
このとき散票原子は０．５〜１．０μｍ砒素原子は表面
から０．５μｍ程度の深さに分布する。注入イオンは砒
素のかわりにＮ型の不純物、たとえばリン（Ｐ）やアン
チモン（Ｓｂ）等でもよい。注入の順序は任意でよく、
物質ごとに加速電圧とイオン注入量を制御する。
から０．５μｍ程度の深さに分布する。注入イオンは砒
素のかわりにＮ型の不純物、たとえばリン（Ｐ）やアン
チモン（Ｓｂ）等でもよい。注入の順序は任意でよく、
物質ごとに加速電圧とイオン注入量を制御する。
ｖＫｚ図ではイオン注入を行った基板に１１５０℃で２
時間の熱処理を施して前工程で注入した酸素イオンによ
り該酸素注入領域に絶縁層となる二酸化シリ＝ｒ ｙ
（Ｓ １０１）層（あるいは５ｉＯｘＮ）１２を形成し
埋込み絶縁層とすると同時に砒素注入領域では砒素原子
を活性化して、イオン注入で発生した結晶欠陥密度を少
くとも１ｌｌａ！／−以下に回復し、埋込層となる層１
３を形成する。
時間の熱処理を施して前工程で注入した酸素イオンによ
り該酸素注入領域に絶縁層となる二酸化シリ＝ｒ ｙ
（Ｓ １０１）層（あるいは５ｉＯｘＮ）１２を形成し
埋込み絶縁層とすると同時に砒素注入領域では砒素原子
を活性化して、イオン注入で発生した結晶欠陥密度を少
くとも１ｌｌａ！／−以下に回復し、埋込層となる層１
３を形成する。
第３図では該基板上にｎ のエピタキシャル層１４を成
長する。
長する。
第４図では該エピタキシャル層１４の素子分離となる領
域に埋込み酸化膜層に到達するＵ字状の溝を異方性ドラ
イエツチングで形成した後、診溝を酸化膜及びポリシリ
コンで充填し素子分離領域を完成する。
域に埋込み酸化膜層に到達するＵ字状の溝を異方性ドラ
イエツチングで形成した後、診溝を酸化膜及びポリシリ
コンで充填し素子分離領域を完成する。
以降、通常のバイポーラ素子形成工程に従ってコレクタ
リーチスルー領域、ペース、エミッタ領埒 域等や形成する。
リーチスルー領域、ペース、エミッタ領埒 域等や形成する。
以上説明したように本発明によれば、結晶性の優れたＳ
ＯＩ構造をコレクタ埋没層が存在するバイポーラ素子に
適用できるので、コレクタ抵抗値を低く保ちながら、基
板−配線間あるいは基Ｗ−素子間の宥生容量を少なくで
き、しかも耐α線ソフトエラー強度の大きなバイポーラ
集積回路を製造することが可能となる。
ＯＩ構造をコレクタ埋没層が存在するバイポーラ素子に
適用できるので、コレクタ抵抗値を低く保ちながら、基
板−配線間あるいは基Ｗ−素子間の宥生容量を少なくで
き、しかも耐α線ソフトエラー強度の大きなバイポーラ
集積回路を製造することが可能となる。
第１図〜第４図は本発明の実施例における各工程の基板
断面図を表す。 １１・・・・・・Ｐ型シリコン基板、１２・・・・・埋
込み絶縁層、１３・・・・・・埋込み層、１４・・・・
・エピタキシャル層、１５・・・・・・二酸化シリコン
膜。 第１図 番 ÷ ◆ φ ↓ （ ↓ ↓ ↓ ↓ 築２図 第３図 第４ 図 手続補正書（方式） ％式％ 昭和５ｒ年特許願第λ３Ｇらｓ（号 ３、 Ｔｉ１ｌ正をすると ’ＩＧ）’ｌ−との関（Ｉ 持詐出願人住所
神奈用県１１陣？市中１ｔ；ｆｌｘ： Ｉニー１−１１
１中１０１５１ｆｒ地（５２２）名称富士通株式会社
断面図を表す。 １１・・・・・・Ｐ型シリコン基板、１２・・・・・埋
込み絶縁層、１３・・・・・・埋込み層、１４・・・・
・エピタキシャル層、１５・・・・・・二酸化シリコン
膜。 第１図 番 ÷ ◆ φ ↓ （ ↓ ↓ ↓ ↓ 築２図 第３図 第４ 図 手続補正書（方式） ％式％ 昭和５ｒ年特許願第λ３Ｇらｓ（号 ３、 Ｔｉ１ｌ正をすると ’ＩＧ）’ｌ−との関（Ｉ 持詐出願人住所
神奈用県１１陣？市中１ｔ；ｆｌｘ： Ｉニー１−１１
１中１０１５１ｆｒ地（５２２）名称富士通株式会社
Claims (1)
- 半導体基板中へ、導電型を与える不純物原子及び基板
構成原子と結合して絶縁物を形成できる原子をイオン注
入し、熱処理を施すことにより低抵抗導電層を形成する
と同時に埋込み絶縁層を形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59236051A JPS61114571A (ja) | 1984-11-09 | 1984-11-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59236051A JPS61114571A (ja) | 1984-11-09 | 1984-11-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61114571A true JPS61114571A (ja) | 1986-06-02 |
Family
ID=16995017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59236051A Pending JPS61114571A (ja) | 1984-11-09 | 1984-11-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61114571A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336566A (ja) * | 1986-07-31 | 1988-02-17 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS649657A (en) * | 1987-07-01 | 1989-01-12 | Nec Corp | Junction transistor |
| JPS6480075A (en) * | 1987-09-21 | 1989-03-24 | Nec Corp | Bipolar type integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109761A (en) * | 1978-02-17 | 1979-08-28 | Toshiba Corp | Manufacture of semiconductor device |
-
1984
- 1984-11-09 JP JP59236051A patent/JPS61114571A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109761A (en) * | 1978-02-17 | 1979-08-28 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336566A (ja) * | 1986-07-31 | 1988-02-17 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS649657A (en) * | 1987-07-01 | 1989-01-12 | Nec Corp | Junction transistor |
| JPS6480075A (en) * | 1987-09-21 | 1989-03-24 | Nec Corp | Bipolar type integrated circuit |
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