JPS61131477A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61131477A JPS61131477A JP59252907A JP25290784A JPS61131477A JP S61131477 A JPS61131477 A JP S61131477A JP 59252907 A JP59252907 A JP 59252907A JP 25290784 A JP25290784 A JP 25290784A JP S61131477 A JPS61131477 A JP S61131477A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- diffusion layer
- type
- buried layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕、。
本発明は半導体装置、より詳しくはエピタキシャル層構
造を利用して形成しうる高濃度埋込層と、ソース、ドレ
イン拡散層との低電圧降伏を利用してグランド線を不要
とした半導体装置に関する。
造を利用して形成しうる高濃度埋込層と、ソース、ドレ
イン拡散層との低電圧降伏を利用してグランド線を不要
とした半導体装置に関する。
第２図に従来の０ＭＯ５構造が断面図で示され、同図に
おいて、２１はｎ型基板、２２はｐウェル、２３と２４
はそれぞれｐ＋＋９ソース・ドレイン拡散層、２５は例
えば多結晶シリコン（ポリシリコ７ン）で作ったゲー・
ト電極５．２６はｎ＋型の拡散層を示す、。
おいて、２１はｎ型基板、２２はｐウェル、２３と２４
はそれぞれｐ＋＋９ソース・ドレイン拡散層、２５は例
えば多結晶シリコン（ポリシリコ７ン）で作ったゲー・
ト電極５．２６はｎ＋型の拡散層を示す、。
第２図の構造において点線で囲んだ部分は１つのトラン
ジスタを構成し、ホール（ｈ）はソース拡散層２３から
ドレイン拡散層２４へ動き、ＶＤＣＦ線はソース拡散層
２３とｎ＋型型数散層２６ら図示の如くに引き出されて
いる。
ジスタを構成し、ホール（ｈ）はソース拡散層２３から
ドレイン拡散層２４へ動き、ＶＤＣＦ線はソース拡散層
２３とｎ＋型型数散層２６ら図示の如くに引き出されて
いる。
一般にトランジスタの製作においては、電源線、グラン
ド線、ゲート線４の３本が集、積回路（ＩＣ）の上を延
在する如°＜坪形成されている。そのことは、ＩＣの集
積度を高めるについての障害となり、また、ソース拡散
層２３とｎ４″型拡散層の接続をとるについては、それ
ぞれρ体数層の窓開けをなし、これら２つの拡散層を例
えばアルミニウム（Ａ４．）配線でつなぐ工程が必要と
なる。そして、かかる配線を形成する場合に、唇に他の
配線が設けられ！いるものであると、設計と製作に難し
い問題が発生する。
ド線、ゲート線４の３本が集、積回路（ＩＣ）の上を延
在する如°＜坪形成されている。そのことは、ＩＣの集
積度を高めるについての障害となり、また、ソース拡散
層２３とｎ４″型拡散層の接続をとるについては、それ
ぞれρ体数層の窓開けをなし、これら２つの拡散層を例
えばアルミニウム（Ａ４．）配線でつなぐ工程が必要と
なる。そして、かかる配線を形成する場合に、唇に他の
配線が設けられ！いるものであると、設計と製作に難し
い問題が発生する。
（問題点を解決するための手段）
本発明は、上記問題点を解消した半導体装置を提供する
もので、その手段は、−導電型の半導体基板に形成され
た前記基板と同導電型の埋込層と、該埋込層の上に成長
した基板と同導電型のエピタキシャル層とをもったトラ
ンジスタにおいて、前記エピタキシャル層に形成された
ソース拡散層とドレイン拡散層のうちソース拡散層のみ
が前記埋込層に接する構造とし、グランド電位が前記ソ
ース拡散層、埋込層を経て基板から取り出されることを
特徴とする半導体装置によってなされる。
もので、その手段は、−導電型の半導体基板に形成され
た前記基板と同導電型の埋込層と、該埋込層の上に成長
した基板と同導電型のエピタキシャル層とをもったトラ
ンジスタにおいて、前記エピタキシャル層に形成された
ソース拡散層とドレイン拡散層のうちソース拡散層のみ
が前記埋込層に接する構造とし、グランド電位が前記ソ
ース拡散層、埋込層を経て基板から取り出されることを
特徴とする半導体装置によってなされる。
第２図に戻ると、Ｖｐｐ線は基板２１と同電位にある。
そこで、本発明においては、この基板と同電位のＶｌ）
ｌ）線を従来の例の如く基板の上に設けることなく、基
板内からとってＶｐｐ線を不要とする。
ｌ）線を従来の例の如く基板の上に設けることなく、基
板内からとってＶｐｐ線を不要とする。
そのためには、ソース拡散層とｎゝ拡散層をｐｎ接合を
形成する如くに作り、 Ｖｐｐ線を基板からとる。しか
し、そうなると基板抵抗を考慮に入れなければならない
ので、ｎ１型拡散層を基板表面付近にではなくｎ＋型埋
込層として形成しておき、ソース拡散層２３をこのｎ１
型埋込層にまで達する縦型構造にすることにより、Ｖｂ
ｂ線を不要とするだけでなく、そうする場合に発生ずる
基板抵抗の問題をも解決するものである。
形成する如くに作り、 Ｖｐｐ線を基板からとる。しか
し、そうなると基板抵抗を考慮に入れなければならない
ので、ｎ１型拡散層を基板表面付近にではなくｎ＋型埋
込層として形成しておき、ソース拡散層２３をこのｎ１
型埋込層にまで達する縦型構造にすることにより、Ｖｂ
ｂ線を不要とするだけでなく、そうする場合に発生ずる
基板抵抗の問題をも解決するものである。
（実施例〕
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図に本発明の好ましい実施例であるｃｎｏｓ構造が
断面図で示され、同図において、１はｎ型基板、２はｎ
＋型埋込層、３はエピタキシャル層、４はエピタキシャ
ル層３に形成されたｐウェル、５はｐ＋型のドレイン拡
散層、６はポリシリコンのゲート電極、７はｐ＋型ソー
ス拡散層、をそれぞれ示す。
断面図で示され、同図において、１はｎ型基板、２はｎ
＋型埋込層、３はエピタキシャル層、４はエピタキシャ
ル層３に形成されたｐウェル、５はｐ＋型のドレイン拡
散層、６はポリシリコンのゲート電極、７はｐ＋型ソー
ス拡散層、をそれぞれ示す。
上記のデバイスにおいては １ｇ２１１〜１０２１のオ
ーダーの高濃度のソース拡散層７がｎ“型埋込層２に接
している。そして、このｐｎ接合の降伏電圧は実験によ
ると１ｖ程度であるので、通常の使用において、ソース
拡散層７−ｓ−ｎゝ型埋込層２一基板１へと導通がとれ
、第１図に示す如く基板の下からＶｐｐ線をとれば二従
来例の如く基板の上にＶｂｂ線を設ける必要がなくなる
。なお、基板がそれをグランドにおと讐パッケージに組
み立てられている場合には、図示のＶＥＮＤ線ｉ―成す
る必要はない。
ーダーの高濃度のソース拡散層７がｎ“型埋込層２に接
している。そして、このｐｎ接合の降伏電圧は実験によ
ると１ｖ程度であるので、通常の使用において、ソース
拡散層７−ｓ−ｎゝ型埋込層２一基板１へと導通がとれ
、第１図に示す如く基板の下からＶｐｐ線をとれば二従
来例の如く基板の上にＶｂｂ線を設ける必要がなくなる
。なお、基板がそれをグランドにおと讐パッケージに組
み立てられている場合には、図示のＶＥＮＤ線ｉ―成す
る必要はない。
第１図に示すｐチャネルＣＭＯ３は、下記の工程で製造
される。
される。
■固有抵抗１Ω・Ｃ１１％結晶方位（１０Ｇ）のｎ型シ
リコン基板１を用意する。
リコン基板１を用意する。
■□この基板に、燐または砒素をドーズ量１×１０”／
ｃｍ’ 、１００ ＫｅＶの加速エネルギーでイオン注
入して、ｎ＋型埋込層２を作る。
ｃｍ’ 、１００ ＫｅＶの加速エネルギーでイオン注
入して、ｎ＋型埋込層２を作る。
■エピタキシャル成長によって、１〜２μｍの厚さにエ
ピタキシャル層３を形成する。
ピタキシャル層３を形成する。
■例えば選択酸化法（ＬＯＣＯ５法）によって素子分離
のための１μ網程度め膜厚のフィールド酸化ｌｉｔ （
図示せず）を形成する。かくして得られた素子領域に下
記の工程を実施する。 。
のための１μ網程度め膜厚のフィールド酸化ｌｉｔ （
図示せず）を形成する。かくして得られた素子領域に下
記の工程を実施する。 。
■絶縁膜（ゲート酸化膜）を作るために、例えば熱酸化
によって５ｉＯ２ＩＩ！を５００人の膜厚に形成する。
によって５ｉＯ２ＩＩ！を５００人の膜厚に形成する。
■ポリシリコンを全面に５０００人の膜厚に被着して、
それをバターニングしてゲート電極６を形成する。
° □ ■ソース、ドレイン拡散を行う、すなわち、砒素をドー
ズ量５Ｘ１０１略／ｃａｒ２．１００ ＫｅＶの加速エ
ネルギーでイオン注入□する。このとき、拡散層５と７
は同じ深さに作られる。
それをバターニングしてゲート電極６を形成する。
° □ ■ソース、ドレイン拡散を行う、すなわち、砒素をドー
ズ量５Ｘ１０１略／ｃａｒ２．１００ ＫｅＶの加速エ
ネルギーでイオン注入□する。このとき、拡散層５と７
は同じ深さに作られる。
■ドレイン拡散層５のみを例えばレジストでカバーする
。
。
■ソース拡散層７だＧｊに、砒素をドーズ量ｌ×１０１
５／ ｃｍ２．２００ ＫｅＶの加速エネルギーでイオ
ン注入し、ソース拡散層７がｆｌゝ型埋込層２にまで達
するようにする。
５／ ｃｍ２．２００ ＫｅＶの加速エネルギーでイオ
ン注入し、ソース拡散層７がｆｌゝ型埋込層２にまで達
するようにする。
［相］燐・シリケート・ガラス（ＰＳＧ）を全面に化学
気相成長法（ＣＶ［）ｅ）でｌμ−程度の膜厚に成長す
る。 □ ■ＰＳＧ ＩＩにコンタクトホールを開ける。
気相成長法（ＣＶ［）ｅ）でｌμ−程度の膜厚に成長す
る。 □ ■ＰＳＧ ＩＩにコンタクトホールを開ける。
＠＾Ｅを全面に被着する。
Ｏ・＾ｌをパターニングして、電源線、ゲート線を形成
する。しかし、ｖｐＤ線は形成する必要がない。
する。しかし、ｖｐＤ線は形成する必要がない。
なお、以上の説明はｐチャネルＣＭＯ５の製造を例にと
ってなしたが、本発明の適用範囲はその場合に限定され
るものではない。
ってなしたが、本発明の適用範囲はその場合に限定され
るものではない。
以上説明したように本発明によれば、ＩＣの製造におい
て、従来３本の配線を設ける必要があったのが２本で足
りることになるので、ｔＣの集積度を高めるに有効であ
り、また面積が限定されたところデバイスを形成するに
便利である。
て、従来３本の配線を設ける必要があったのが２本で足
りることになるので、ｔＣの集積度を高めるに有効であ
り、また面積が限定されたところデバイスを形成するに
便利である。
第１図は本発明実施例の断面図、第２図は従来例の断面
図である。 図中、１はｎ型シリコン基板、２はｎ１型埋込層、３は
エピタキシャル層、４はｐウェル、５はドレイン拡散層
、６はゲート電極、７はソース拡散層、をそれぞれ示す
。 第１図 第２図
図である。 図中、１はｎ型シリコン基板、２はｎ１型埋込層、３は
エピタキシャル層、４はｐウェル、５はドレイン拡散層
、６はゲート電極、７はソース拡散層、をそれぞれ示す
。 第１図 第２図
Claims (1)
- 一導電型の半導体基板に形成された前記基板と同導電
型の埋込層と、該埋込層の上に成長した基板と同導電型
のエピタキシャル層とをもったトランジスタにおいて、
前記エピタキシャル層に形成されたソース拡散層とドレ
イン拡散層のうちソース拡散層のみが前記埋込層に接す
る構造とし、グランド電位が前記ソース拡散層、埋込層
を経て基板から取り出されることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252907A JPS61131477A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252907A JPS61131477A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131477A true JPS61131477A (ja) | 1986-06-19 |
Family
ID=17243823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59252907A Pending JPS61131477A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131477A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489557A (en) * | 1987-09-30 | 1989-04-04 | Toshiba Corp | Semiconductor device |
| JP2010024661A (ja) * | 2008-07-16 | 2010-02-04 | Shin Nikkei Co Ltd | 連結窓 |
-
1984
- 1984-11-30 JP JP59252907A patent/JPS61131477A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489557A (en) * | 1987-09-30 | 1989-04-04 | Toshiba Corp | Semiconductor device |
| JP2010024661A (ja) * | 2008-07-16 | 2010-02-04 | Shin Nikkei Co Ltd | 連結窓 |
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