JPS6115455B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理装置に関する。さらに詳細
にはソフトウエア処理と同一内容をマイクロ命令
で高速に実行するフアームウエア機構を有するデ
ータ処理装置に関する。

フアームウエア機構というのは、数十〜数百命
令からなる一連のソフトウエア処理をフアームウ
エア命令と呼ばれる一命令で置換し、その一命令
を全てマイクロプログラムで実行することによ
り、一連のソフトウエア処理と同一内容の処理
を、より高速に実行するためのマイクロプログラ
ムとその制御回路とからなる機構をいう。

数十〜数百命令の一連のソフトウエア処理をフ
アームウエア命令で置換して、その実行マイクロ
プログラムを作成した後でソフトウエア処理に変
更を生じた場合、該フアームウエア命令の仕様を
変更する必要がある。すなわち、実行マイクロプ
ログラムを変更する必要が生じる訳で、これを無
視すると、ソフトウエアの処理の変更により、フ
アームウエア機構が誤動作することになる。

従つて本発明の目的は上述の問題点を解決した
データ処理装置を提供することにある。

本発明はソフトウエアの変更状況を示すレビジ
ヨン．バイトと、フアームウエア命令の実行マイ
クロプログラムのソフトウエア変更への追随状況
を示すレビジヨン．バイトとを用意しておき、何
れかに変更を加えた時は、このレビジヨン．バイ
トを変更するようにしておき、実行時に双方のバ
イトを比較することにより、レビジヨンの一致し
た場合のみフアームウエア命令を実行するもので
ある。

第１図、第２図に発明の一実施例を、第３図に
本発明によるフアームウエア命令の実行制御を示
す。データ処理装置のパワーオンのIMPL（イニ
シヤルマイクロプログラムロード）時に制御記憶
装置１０２に書込まれたフアームウエアのレビジ
ヨンバイト１０４を、信号線１４６を介して
IMPL完了信号線１４４との間でAND１０６をと
り、フアームウエアレビジヨン記憶装置１２１に
記憶する。同様にして、ソフトウエアのIPL（イ
ニシヤルプログラムロード）時に主記憶装置１０
１内のソフトウエアレビジヨンバイト１０３をソ
フトウエアレビジヨン記憶装置１２０に記憶す
る。フアームウエアのレビジヨンバイト１０４、
ソフトウエアのレビジヨンバイト１０３は各々次
のような位置に存在する。制御記憶装置１０２内
の一定のアドレス、例えば1000番地にフアームウ
エアの設計者の責任でフアームウエアのレビジヨ
ンを示すバイトを用意する。ロードモジユールを
格納するもの例えばカセツトテープやフロツピデ
イスクの100番地相当トラツクにレビジヨンバイ
トを用意する。また、ソフトウエアの設計者は、
その責任においてコントロールプログラムのロー
ドモジユール例えば磁気デイスク上の所定のトラ
ツクにソフトウエアのレビジヨンを示すバイトを
用意する。主記憶装置１０１上の例えば2000番地
にこのレビジヨンバイトを用意すると約束したと
すると、信号線１４５はIPL完了時に主記憶１０
１の2000番地の内容をソフトウエアレビジヨン記
憶装置１２０に伝え、信号線１４６はIMPL完了
時に制御記憶装置１０２の1000番地の内容をフア
ームウエアレビジヨン記憶装置１２１に伝えるこ
ととなる。両記憶装置１２０および１２１の内容
は比較回路１１０により比較され、その結果は信
号線１４２に出力される。一方、第２図に示すご
とくソフトウエア内に内蔵されたフアームウエア
命令２０１は命令レジスタ１３０に入り、デコー
ダ１０９によりデコードされると、AND回路１
０７および１０８を付勢し、前記比較結果信号線
１４２あるいはその否定信号線（NOT回路１１
１の出力線）との間でANDをとられる。このと
き、前記記憶装置１２０，１２１のレビジヨンが
一致していると命令実行信号１４０が付勢され、
不一致の場合は命令抑止信号１４１が付勢され
る。

第３図は、ソフトウエアの構造と、フアームウ
エアとの関係を示す。フアームウエア命令２０１
は、マイクロプログラムによるフアームウエア命
令と全く同一の処理を行なう一連のソフトウエア
命令群２１０の直前に配置されている。前記命令
実行信号１４０が付勢された場合、フアームウエ
ア命令は２４０の方向へ流れて、マイクロプログ
ラムのみによりフアームウエア処理２２０をソフ
トウエアによるよりも高速に実行する。フアーム
ウエア処理の出口は、あらかじめ定められた規則
に従つて決定され、ソフトウエア処理２１０の出
口と合流する。前記命令抑止信号１４１が付勢さ
れた場合、フアームウエア命令は２４１の方向へ
流れて、マイクロ命令は実行せずソフトウエア処
理２１０を実行する。ソフトウエア処理２１０と
フアームウエア処理２２０とは双方のレビジヨン
バイトが同一の場合処理内容は全く同一である
が、処理速度は通常、数倍〜十数倍ほどフアーム
ウエア処理の方が速い。

本発明により、ソフトウエアとフアームウエア
の更新状況の同期を示すレビジヨンが一致した場
合のみ、高速のフアームウエア処理を実行し、不
一致の場合は、ソフトウエアと処理内容の異なる
フアームウエア命令は抑止されて無効となり、ソ
フトウエアによる処理を行なうことにより、ソフ
トウエアとフアームウエアのレビジヨン不一致に
よるフアームウエアの暴走を未然に防ぎ、システ
ムの誤動作を防止することを保証できる。ソフト
ウエアを変更した場合、ソフトウエアのレビジヨ
ンを更新し、対応するフアームウエアの変更が完
了する迄はフアームウエアとソフトウエアのレビ
ジヨンが不一致であるため誤つてソフトウエア処
理とは処理内容の異なるフアームウエアを実行す
ることはない。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例を示す
ブロツク図、第３図は本発明を説明するための図
である。 １０１…主記憶装置、１０２…制御記憶装置、
１０３…ソフトウエアレビジヨンバイト、１０４
…フアームウエアレビジヨンバイト。

Claims (1)

1. 【特許請求の範囲】 １ ソフトウエアでの処理と同一の処理をマイク
   ロ命令で高速に実行するフアームウエア機構を有
   するデータ処理装置であつて、 自ソフトウエアの変更状況を示すレビジヨンバ
   イトを保持するソフトウエアを格納する主記憶装
   置と、 自マイクロプログラムの上記ソフトウエア変更
   への追随状況を示すレビジヨンバイトを保持する
   マイクロプログラムを格納する制御記憶装置と、 上記ソフトウエアのレビジヨンバイトを記憶す
   る第１の記憶手段と、 上記マイクロプログラムのレビジヨンバイトを
   記憶する第２の記憶手段と、 上記ソフトウエアの上記主記憶装置へのイニシ
   ヤルプログラムローデイング完了時、上記ソフト
   ウエアがロードされた上記主記憶装置から上記レ
   ビジヨンバイトを上記第１の記憶手段へ読出す手
   段と、 上記マイクロプログラムの上記制御記憶装置へ
   のイニシヤルマイクロプログラムローデイング完
   了時、上記マイクロプログラムがロードされた上
   記制御記憶装置から上記レビジヨンバイトを上記
   第２の記憶手段へ読出す手段と、 上記第１および第２の記憶手段へ読出された上
   記レビジヨンバイトを比較する比較手段と、 フアームウエア命令実行開始時、上記比較手段
   が一致を示す時は上記制御記憶装置のマイクロプ
   ログラムのみによつてフアームウエア処理を、上
   記比較手段が不一致を示す時は上記主記憶装置の
   ソフトウエアによつてソフトウエア処理を実行す
   るよう制御する手段と、 を有することを特徴とするデータ処理装置。