JPS6116100B2 - - Google Patents
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- Publication number
- JPS6116100B2 JPS6116100B2 JP55090215A JP9021580A JPS6116100B2 JP S6116100 B2 JPS6116100 B2 JP S6116100B2 JP 55090215 A JP55090215 A JP 55090215A JP 9021580 A JP9021580 A JP 9021580A JP S6116100 B2 JPS6116100 B2 JP S6116100B2
- Authority
- JP
- Japan
- Prior art keywords
- program
- unit
- code
- storage
- computer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Testing And Monitoring For Control Systems (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
この発明は、デイジタル計算機のプログラムデ
バツグ装置に関するものである。
バツグ装置に関するものである。
計算機プログラムの開発は、非常に生産性が低
くこれに対処するために、構造化設計法、構造化
プログラミング等の設計手法が、提唱されてき
た。一般にプログラムの開発過程は、設計、コー
デイング、デバツグというステツプをたどる。設
計およびコーデイングに対しては、前記のような
設計手法および高位レベルプログラミング言語に
よる改善がなされてきたが、デバツグに関しては
改善が遅れている。
くこれに対処するために、構造化設計法、構造化
プログラミング等の設計手法が、提唱されてき
た。一般にプログラムの開発過程は、設計、コー
デイング、デバツグというステツプをたどる。設
計およびコーデイングに対しては、前記のような
設計手法および高位レベルプログラミング言語に
よる改善がなされてきたが、デバツグに関しては
改善が遅れている。
特に実時間制御システムにおいては、実システ
ム上で実時間での動作確認（デバツグ）が必要
で、これに対して、従来は第１図のような装置が
使用されてきた。第１図において、１は被デバツ
グプログラムが実行される計算機処理部、２は計
算機処理部より出ているアドレス、データ、制御
信号等のブス、３はこれらの内容をとり出すため
のプローブで、インタフエイス４を通して制御部
５に接続される。
ム上で実時間での動作確認（デバツグ）が必要
で、これに対して、従来は第１図のような装置が
使用されてきた。第１図において、１は被デバツ
グプログラムが実行される計算機処理部、２は計
算機処理部より出ているアドレス、データ、制御
信号等のブス、３はこれらの内容をとり出すため
のプローブで、インタフエイス４を通して制御部
５に接続される。
制御部５は、入出力部１１より与えられた指令
により計算機処理部１の実行状態を遂次、実行モ
ニタ用の記憶部（以下第１の記憶部という。）６
に記録し、入出力部１１経由で、あたえられた条
件により、表示部１０上に記録した内容を表示す
る。この時、表示される実行経過は、計算機の機
械語命令と計算機内部状態の変化をシーケンシヤ
ルに一次元的に表現したものである。
により計算機処理部１の実行状態を遂次、実行モ
ニタ用の記憶部（以下第１の記憶部という。）６
に記録し、入出力部１１経由で、あたえられた条
件により、表示部１０上に記録した内容を表示す
る。この時、表示される実行経過は、計算機の機
械語命令と計算機内部状態の変化をシーケンシヤ
ルに一次元的に表現したものである。
デイジタル計算機プログラムの問題点は、機械
語の状態では、目的とする機能との対応が、つか
みにくく、その動作の正しさの確認が困難な点に
ある。
語の状態では、目的とする機能との対応が、つか
みにくく、その動作の正しさの確認が困難な点に
ある。
従つて、計算機プログラムのデバツグ効率を高
めるためには、その設計との対比を明らかにしな
がらデバツグを進める必要がある。
めるためには、その設計との対比を明らかにしな
がらデバツグを進める必要がある。
この発明はこのような点を改善するためになさ
れたもので、以下この発明のプログラムデバツグ
装置を図面により詳述する。
れたもので、以下この発明のプログラムデバツグ
装置を図面により詳述する。
第２図において、１，２，３，４，６，１１の
本質的な機能は第１図と同様である。７はプログ
ラムコード（ソースコードおよびオブジエクトコ
ード）用の記憶部（以下第２の記憶部という。）
であり、一般にソースコードをアセンブルあるい
はコンパイルした結果を記憶させてある。８はプ
ログラム設計図用の記憶部（以下第３の記憶部と
いう。）で、プログラム構造の階層図（構造図）
や流れ図のようなプログラム設計内容を図画化し
た画面をその関連構造と共に格納するものであ
る。９はプログラム設計図とプログラムコードお
よび機械語による実行結果との関係をたどるため
に必要なプログラム設計図／プログラムコード対
応表を格納するための記憶部（以下第４の記憶部
という。）である。
本質的な機能は第１図と同様である。７はプログ
ラムコード（ソースコードおよびオブジエクトコ
ード）用の記憶部（以下第２の記憶部という。）
であり、一般にソースコードをアセンブルあるい
はコンパイルした結果を記憶させてある。８はプ
ログラム設計図用の記憶部（以下第３の記憶部と
いう。）で、プログラム構造の階層図（構造図）
や流れ図のようなプログラム設計内容を図画化し
た画面をその関連構造と共に格納するものであ
る。９はプログラム設計図とプログラムコードお
よび機械語による実行結果との関係をたどるため
に必要なプログラム設計図／プログラムコード対
応表を格納するための記憶部（以下第４の記憶部
という。）である。
第２図において計算機処理部１で実行された被
デバツグプログラムの実行経過は、遂次第１の記
憶部６に記録され、入出力部１１を経由してあた
えられた条件に従つて、制御部５の制御のもと
に、表示部１０に表示される。このとき得られる
実行結果は、機械語による命令コードとプログラ
ムカウンタ、その他レジスタ内容等の内部状態で
あるが、プログラムコードがあらかじめ第２の記
憶部７に格納されているのでこれとの対比によ
り、動作状態を見易い形に展開して表示すること
ができる。第３図は、プログラムコードの例であ
るがこのソースコードとオブジエクトコードを参
照して、例えば、第５図表示例の右半分のような
表示を行なう。こゝで直線で結ばれているのは、
計算機処理部２の記憶上に配置されている機械語
命令をその流れ構造に従つて２次元的に展開した
ものであり、各ステツプの右のにはそのステ
ツプが実行された時の計算機処理部２の内部状態
の変化を表示する。内が空白のものは、その
ステツプが実行されなかつたことをしめす。
デバツグプログラムの実行経過は、遂次第１の記
憶部６に記録され、入出力部１１を経由してあた
えられた条件に従つて、制御部５の制御のもと
に、表示部１０に表示される。このとき得られる
実行結果は、機械語による命令コードとプログラ
ムカウンタ、その他レジスタ内容等の内部状態で
あるが、プログラムコードがあらかじめ第２の記
憶部７に格納されているのでこれとの対比によ
り、動作状態を見易い形に展開して表示すること
ができる。第３図は、プログラムコードの例であ
るがこのソースコードとオブジエクトコードを参
照して、例えば、第５図表示例の右半分のような
表示を行なう。こゝで直線で結ばれているのは、
計算機処理部２の記憶上に配置されている機械語
命令をその流れ構造に従つて２次元的に展開した
ものであり、各ステツプの右のにはそのステ
ツプが実行された時の計算機処理部２の内部状態
の変化を表示する。内が空白のものは、その
ステツプが実行されなかつたことをしめす。
さらに、プログラムコード／プログラム設計図
対応表により、対応するプログラム設計図、例え
ば第４図の流れ図等を、第５図の表示例のように
ならべて表示し、プログラムデバツグ効率を著し
く高めることができる。
対応表により、対応するプログラム設計図、例え
ば第４図の流れ図等を、第５図の表示例のように
ならべて表示し、プログラムデバツグ効率を著し
く高めることができる。
第５図表示例では、機械語実行経過とプログラ
ム設計図の対応表示を説明したが、プログラムコ
ードを同時に表示することもできる。またプログ
ラム設計図としては、流れ図、構造図以外に論理
図、機能系統図等、対象プログラムの機能にもつ
とも良く適合する図画を用いることもできる。
ム設計図の対応表示を説明したが、プログラムコ
ードを同時に表示することもできる。またプログ
ラム設計図としては、流れ図、構造図以外に論理
図、機能系統図等、対象プログラムの機能にもつ
とも良く適合する図画を用いることもできる。
この発明は以上のように被デバツグプログラム
の実行状況をプログラム設計図と対応させながら
２次元的に表示することができるようになつてい
るので計算機プログラムの動作確認が容易にでき
るとともに計算機プログラムのデバツグ効率を高
めることができる。
の実行状況をプログラム設計図と対応させながら
２次元的に表示することができるようになつてい
るので計算機プログラムの動作確認が容易にでき
るとともに計算機プログラムのデバツグ効率を高
めることができる。
第２図の実施例で被デバツグプログラムの実行
は、計算機処理部１で実行し、プローブ３により
状態をモニタする構成となつているが、１，２，
３，４，５を一体とした処理部とし、被デバツグ
プログラムの実行を模擬的に行なわせる場合にも
この発明を適用できる。
は、計算機処理部１で実行し、プローブ３により
状態をモニタする構成となつているが、１，２，
３，４，５を一体とした処理部とし、被デバツグ
プログラムの実行を模擬的に行なわせる場合にも
この発明を適用できる。
第１図は従来の計算機のプログラムデバツグ装
置の一例を示す図、第２図はこの発明による計算
機のプログラムデバツグ装置を示す図、第３図は
プログラムコードの一例を示す図、第４図はプロ
グラム設計図の一例を示す図、第５図はこの発明
によるプログラム設計図と被デバツグプログラム
の実行状況の表示例を示す図である。図におい
て、１は計算機処理部、２は入出力用のブス、３
はプローブ、４はインタフエイス、５は制御部、
６は実行モニタ用の記憶部、７はプログラムコー
ド用の記憶部、８はプログラム設計図用記憶部、
９はプログラムコード／プログラム設計図対応表
用記憶部、１０は表示部、１１は入出力部であ
る。なお図中同一あるいは相当部分には、同一符
号を付して示してある。
置の一例を示す図、第２図はこの発明による計算
機のプログラムデバツグ装置を示す図、第３図は
プログラムコードの一例を示す図、第４図はプロ
グラム設計図の一例を示す図、第５図はこの発明
によるプログラム設計図と被デバツグプログラム
の実行状況の表示例を示す図である。図におい
て、１は計算機処理部、２は入出力用のブス、３
はプローブ、４はインタフエイス、５は制御部、
６は実行モニタ用の記憶部、７はプログラムコー
ド用の記憶部、８はプログラム設計図用記憶部、
９はプログラムコード／プログラム設計図対応表
用記憶部、１０は表示部、１１は入出力部であ
る。なお図中同一あるいは相当部分には、同一符
号を付して示してある。
Claims (1)
- １ 被デバツグプログラムの実行を行なう計算機
処理部と、上記計算機処理部のプログラム実行状
況を記憶する第１の記憶部と、ソースコードおよ
びオブジエクトコードを有するプログラムコード
が記憶されている第２の記憶部と、プログラムの
構造図、流れ図等のプログラム設計内容が記憶さ
れている第３の記憶部と、プログラムコードとプ
ログラム設計図の対応表が記憶されている第４の
記憶部と、上記各記憶部の出力情報を表示する表
示部と、上記第１〜第４の記憶部、および表示部
を制御する制御部とを備え、上記被デバツグプロ
グラムの実行状況をプログラム設計図又はプログ
ラムコードと対応させながら上記表示部において
２次元的に表示するようにしたことを特徴とする
計算機のプログラムデバツグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9021580A JPS5714954A (en) | 1980-07-02 | 1980-07-02 | Program debugging device of computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9021580A JPS5714954A (en) | 1980-07-02 | 1980-07-02 | Program debugging device of computer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5714954A JPS5714954A (en) | 1982-01-26 |
| JPS6116100B2 true JPS6116100B2 (ja) | 1986-04-28 |
Family
ID=13992255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9021580A Granted JPS5714954A (en) | 1980-07-02 | 1980-07-02 | Program debugging device of computer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5714954A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58213360A (ja) * | 1982-06-04 | 1983-12-12 | Fujitsu Ltd | 表示処理方式 |
| JPS59105145A (ja) * | 1982-12-08 | 1984-06-18 | Mitsubishi Electric Corp | プログラムデバツグ装置 |
| JPS59168509A (ja) * | 1983-03-16 | 1984-09-22 | Hitachi Ltd | シ−ケンス制御プログラム実行方式 |
| JPS6033640A (ja) * | 1983-08-03 | 1985-02-21 | Fujitsu Ltd | デ−タ・モニタ方式 |
| JPS60167042A (ja) * | 1984-02-08 | 1985-08-30 | Matsushita Electric Ind Co Ltd | プログラム編集装置 |
| JPS6116343A (ja) * | 1984-06-12 | 1986-01-24 | Fujitsu Ltd | デイスプレイを用いたデバツグ処理方式 |
| JPS62282301A (ja) * | 1985-07-12 | 1987-12-08 | Nippon Electric Ind Co Ltd | プログラム作成装置 |
| JPH0731616B2 (ja) * | 1985-10-17 | 1995-04-10 | オムロン株式会社 | プログラムデバッグ装置 |
| JPS62164141A (ja) * | 1986-01-16 | 1987-07-20 | Yokogawa Electric Corp | マイクロプロセッサ用デバック装置 |
| JPS62229631A (ja) * | 1986-03-28 | 1987-10-08 | 三菱電機株式会社 | 回路しや断器 |
| CA1268557A (en) * | 1986-04-01 | 1990-05-01 | Mikio Tomioka | Method for displaying program executing circumstances and an apparatus using the same |
| JPH0792771B2 (ja) * | 1986-04-01 | 1995-10-09 | 株式会社日立製作所 | プログラム実行状況表示システム |
| JPS62262153A (ja) * | 1986-05-07 | 1987-11-14 | Takaoka Ind Ltd | エミユレ−タプロセツサ |
| JP2523289B2 (ja) * | 1986-11-20 | 1996-08-07 | 株式会社日立製作所 | ソフトウエア開発支援システムにおける表示方法 |
| EP0463732A3 (en) * | 1990-06-28 | 1992-10-14 | International Business Machines Corporation | Method and system for animating the execution of a computer program |
| JPH04338841A (ja) * | 1991-05-16 | 1992-11-26 | Fujitsu Ltd | デバッガ装置 |
| JPH06259129A (ja) * | 1993-03-03 | 1994-09-16 | Fanuc Ltd | シーケンス・プログラムのデバッグ方式 |
-
1980
- 1980-07-02 JP JP9021580A patent/JPS5714954A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5714954A (en) | 1982-01-26 |
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