JPS61166149A - 多層混成集積回路装置 - Google Patents

多層混成集積回路装置

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JPS61166149A
JPS61166149A JP60007817A JP781785A JPS61166149A JP S61166149 A JPS61166149 A JP S61166149A JP 60007817 A JP60007817 A JP 60007817A JP 781785 A JP781785 A JP 781785A JP S61166149 A JPS61166149 A JP S61166149A
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JP
Japan
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integrated circuit
hybrid integrated
framework
spacer
substrates
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Application number
JP60007817A
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English (en)
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JPH0558597B2 (ja
Inventor
Yoshio Miura
三浦 敬男
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Tokyo Sanyo Electric Co Ltd
Sanyo Electric Co Ltd
Original Assignee
Tokyo Sanyo Electric Co Ltd
Sanyo Electric Co Ltd
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Publication date
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Publication of JPH0558597B2 publication Critical patent/JPH0558597B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards

Landscapes

  • Insulated Metal Substrates For Printed Circuits (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (イ)産業上の利用分野 本発明は、混成集積回路基板が積層されかつ、夫々の混
成集積回路基板を離間し、前記夫々の基板の内側に接続
用電極が設けてなる多層混成集積回路装置に関する。
(ロ)従来の技術 第4図は、従来の混成集積回路装置を示す断面図である
(特開昭58−159362号参照)。
従来による多層混成集積回路に於いて、(1)は混成集
積回路基板、(2)は枠体の離間材、(3)は外部リー
ドである。この構造では別々の混成集積回路基板(1)
に別個の工程で所望の回路素子を付着し、外部リード(
3)を電極パッド(図示せず)に固着した後、枠状の離
間材(2)で両基板(11(1)を一体化するものであ
る。
(ハ)発明が解決しようとする問題点 上述した従来の混成集積回路技術では、基板の外にリー
ドが導出しているので電気ショート及びリードの曲折が
生じることもある。
に)問題点を解決するための手段 本発明は、上述した点に鑑みて為されたものであり、第
1、第2の混成集積回路基板の相対する一主面に設けら
れた回路素子と、前記第1、第2の混成集積回路基板の
対向する同一辺に、各々内部から延在される導電路で形
成された接続電極と、前記第1及び第2の混成集積回路
基板を離間しかつ、前記接続用電極を枠外に配置する枠
体とを備え、接続用電極が設けられた離間部に接続体が
挿入するものである。
(力作用 第1及び第2の混成集積回路基板の接続電極を枠外に配
置し、積層することによって、電気ショート及びリード
の曲折が生じることがない。
(へ)実施例 第1図は本発明の実施例を示す斜視分解図、第2図は本
実施例の断面図であり、(50)は混成集積回路装置、
(] 0)(201は混成集積回路基板、(1炬21)
は金属基板、(+2)(23は絶縁層、(13)+23
)は導電路、(14)124)は接続用電極、(15)
(2っは接着層、(] 6)(26)はメモリチップ、
(30)は枠体、(31)はガイド部、G2は段部、(
33)はスペーサ一部、(34)は離間部、1835)
はコネクタ一部である。
第1の混成集積回路基板00)において、金属基板01
)としてはアルミニウムが用いられ、その表面には陽極
酸化によって絶縁層(12)が形成され、さらに銅箔を
所定のパターンにエツチングすることによって導電路0
3)が形成される。この導電路03)は金属基板旧)の
−辺に延在され、その端部は接続用電極θ(イ)となる
。
第2の混成集積回路基板(イ)は、第1の混成集積回路
基板(10)と同様に形成され、導電路(23)は、第
1の混成集積回路基板00)の接続用1(j極α4)と
同一辺に延在され、第1の混成集積回路基板θ0)と同
様に接続用電極(2I)が形成される。メモリーチップ
Q Q (26)は金属基板旧)(21)の上に配[4
することにより放熱性が優れ、基板当り8〜10個のメ
モリーチップ(1,6)(26)が高密度に実装できる
。メモリーチップ(16)αj)としては、ダイナミッ
ク]’(A〜1及び、スタティックRAMを用い所定の
導電路上に固着する。
枠体(30)は合成樹脂等の絶縁物で形成され、ガイド
部191)、段部(3ツ及び、スペーサ一部(3■を有
1〜、その断面はT型状である。
第1、第2混成集積回路基板(I 0)(20)が、は
め込まれる背面及び上面の夫々において、段部(3つ及
び、スペーサ一部(側の表面は同一面となり、スペーサ
一部(33)は第1及び第2の混成集積回路基板n0)
(20)との離間部(34)を保っている。ガイド部(
31)は第1及び第2混成集積回路基板θ0)(20)
をはめ込む際の位置規制をするものである。
枠体(30)の段部(3ツ及びスペーサ一部c33)の
表面に接着シートを張り、第1混成集積回路基板aO)
の接続用電極04)が設けられた一辺と枠体(3o)の
スペーサ一部03)とを接続用電極が枠外にでるように
一致させ枠体(30)に挿入する。さらに第2混成集積
回路基板(20の接続用電極が設けられた一辺と枠体(
3o)のコネクタ一部(33)を接続用電極が枠外にで
るように一致させ、夫々内側主面が対向するように挿入
し枠体(30)を、介して接宸層(15)(25) K
 、1:り接着される。
コネクタ一部(35)は、枠体(30の一部を内側に窪
まして形成された空間を利用して作り、その空間部分の
第1、第2混成集積回路基板(0)(20)の対向する
内面に導電路を延在させ、所定の配列にし外部リードは
一切用いてない。又、メモリ装置を用いる際には、第3
図に示す如く外部コネクター(40)を用いて外部回路
と接続する。外部コネクター顛はコネクタ一部(3→の
空間に差し込まれる。外部コネクター(40)の周辺に
設けた外部リードとコネクタ一部(351の接続用電極
Q 4)(24)とを接続し取出しを行なう。
(ト)発明の効果 以上に詳述した如く本発明に依れば、混成集積回路基板
に外部リードが無いので、取り扱いが容易になり、端子
間のショートを防ぐこともできる。
また、基板が金属基板なので外力に対して割れることも
なく耐久性が良く、チャージの蓄積による高電圧の発生
から保護することができ、さらに外部からのノイズを防
ぐことができる。よって基板に高密度のメモリチップの
実装が容易に行なえる。
【図面の簡単な説明】
第1図は本発明の実施例を示す斜視分解図、第2図は本
実施例の断面図、第3図は本発明の使用例を示す斜視図
、第4図は従来例を示す断面図である。 (!i0)・・・混成集積回路装置、 (1,0)(2
0)・・・混成集積回路基板、 旧)(2+)・・・金
属基板、 (121(22・・・絶縁層、 (13)(
23)・・・導電路、 (1卯荀・・・接続用電極、 
(1句(25)・・・接着層、 G6)(2G)・・・
メモリチップ、 (3o)・・・枠体、 (3I)・・
・ガイド部、 0邊・・・段部、 433)・・・スペ
ーサ一部、(34)・・離間部、 Gω・・・コネクタ
一部、 顛・・・外部コネクター。

Claims (1)

    【特許請求の範囲】
  1. 1、第1、第2の混成集積回路基板と、該第1、第2の
    混成集積回路基板の相対する一主面に設けられた回路素
    子と、前記第1、第2の混成集積回路基板の対向する同
    一辺に、各々内部から延在される導電路で形成された接
    続用電極と、前記第1及び第2の混成集積回路基板を離
    間し前記接続用電極を枠外に配置する枠体とを備え、接
    続用電極が設けられた離間部に接続体が挿入されること
    を特徴とする多層混成集積回路装置。
JP60007817A 1985-01-18 1985-01-18 多層混成集積回路装置 Granted JPS61166149A (ja)

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JPS61166149A true JPS61166149A (ja) 1986-07-26
JPH0558597B2 JPH0558597B2 (ja) 1993-08-26

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ID=11676143

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02117079A (ja) * 1988-10-27 1990-05-01 Mazda Motor Corp 金属基板を有する集積回路のコネクタ構造
JPH02199782A (ja) * 1989-01-30 1990-08-08 Sanyo Electric Co Ltd 金属基板を有する集積回路のコネクタ構造
JPH02220376A (ja) * 1989-02-20 1990-09-03 Mazda Motor Corp 金属基板を有する集積回路のコネクタ構造
JPH02226675A (ja) * 1989-02-28 1990-09-10 Sanyo Electric Co Ltd 混成集積回路の固定構造
CN114900951A (zh) * 2022-06-08 2022-08-12 东莞光阳兴业电子配件有限公司 一种便于连接且可分离的双面fpc板及连接及分离方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02117079A (ja) * 1988-10-27 1990-05-01 Mazda Motor Corp 金属基板を有する集積回路のコネクタ構造
JPH02199782A (ja) * 1989-01-30 1990-08-08 Sanyo Electric Co Ltd 金属基板を有する集積回路のコネクタ構造
JPH02220376A (ja) * 1989-02-20 1990-09-03 Mazda Motor Corp 金属基板を有する集積回路のコネクタ構造
JPH02226675A (ja) * 1989-02-28 1990-09-10 Sanyo Electric Co Ltd 混成集積回路の固定構造
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JPH0558597B2 (ja) 1993-08-26

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