JPS61190987A - ジ−エイエイエスエフイ−テイ− - Google Patents
ジ−エイエイエスエフイ−テイ−Info
- Publication number
- JPS61190987A JPS61190987A JP60030334A JP3033485A JPS61190987A JP S61190987 A JPS61190987 A JP S61190987A JP 60030334 A JP60030334 A JP 60030334A JP 3033485 A JP3033485 A JP 3033485A JP S61190987 A JPS61190987 A JP S61190987A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- source
- electrode
- insulating film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＧａ（ガリウム）Ａｓ（ひ素）ＦＥＴ（電界効
果トランジスタ）における高周波特性改善技術に関する
。
果トランジスタ）における高周波特性改善技術に関する
。
ＧａＡｓＦＥＴや、ＧａＡｓＩＣにおいては、ＧａＡｓ
の電子移動度がＳｉ（シリコン）に比べて数倍大きく、
さらに半絶縁性ＧａＡｓを基板として利用できるという
物性上の特質な最大限に生かすことにより、Ｓｔ・ＩＣ
では実現が難しいとされる高速データ処理が可能となる
ことが知られ、その構造及び製造方法はたとえば■工業
調査会発行の電子材料１９８３年１月Ｐ４３〜５０にｒ
ＧａＡｓデバイス・プロセス技術」として記載されてい
る。
の電子移動度がＳｉ（シリコン）に比べて数倍大きく、
さらに半絶縁性ＧａＡｓを基板として利用できるという
物性上の特質な最大限に生かすことにより、Ｓｔ・ＩＣ
では実現が難しいとされる高速データ処理が可能となる
ことが知られ、その構造及び製造方法はたとえば■工業
調査会発行の電子材料１９８３年１月Ｐ４３〜５０にｒ
ＧａＡｓデバイス・プロセス技術」として記載されてい
る。
上記文献によれば、ＧａＡｓＩＣデバイスの代表的な構
造としては、（ａ）ブレーナ形ＭＥＳＦＥＴ。
造としては、（ａ）ブレーナ形ＭＥＳＦＥＴ。
（ｂｌセルファライン形ＭＥＳＦＥＴあるいは、（ｃ）
リセット形ＭＥＳＦＥＴなどがある。
リセット形ＭＥＳＦＥＴなどがある。
第３図はプレーナ形ＭＥＳＦＥＴの一例を示す断面図で
ある。
ある。
１は半絶縁性ＧａＡｓ基板、２はソース・ドレインコン
タクト部となる低比抵抗のｎ 型拡散層、３はチャネル
部となるイオン打込みによる高比抵抗ｎ型層である。４
はＡＡ（アルミニウム）等よりなり、ｎ型層３との界面
でショットキ・バリアをつくるゲート電極（Ｇ）、５は
Ａ ｕ−Ｇ ｅ （金・ゲルマニウム）を下地とするＮ
ｉにノケル）／Ａｕ（金）等からなり、ｎ 型層２とオ
ーミック・コンタクトをつくるソース・ドレイン電極（
Ｓ、Ｄ）である。６はプラズマＳｉ、Ｎ、（シリコンナ
イトライド）等よりなる表面絶縁膜である。
タクト部となる低比抵抗のｎ 型拡散層、３はチャネル
部となるイオン打込みによる高比抵抗ｎ型層である。４
はＡＡ（アルミニウム）等よりなり、ｎ型層３との界面
でショットキ・バリアをつくるゲート電極（Ｇ）、５は
Ａ ｕ−Ｇ ｅ （金・ゲルマニウム）を下地とするＮ
ｉにノケル）／Ａｕ（金）等からなり、ｎ 型層２とオ
ーミック・コンタクトをつくるソース・ドレイン電極（
Ｓ、Ｄ）である。６はプラズマＳｉ、Ｎ、（シリコンナ
イトライド）等よりなる表面絶縁膜である。
ところで、ＳＨＦ帯用０Ｇ波数帯１２ＧＨ２）のＧａＡ
ｓＦＥＴにおいては、チャネル部ｎ層が低濃度になるほ
ど表面準位が不安定となる。すなわち、第３図に示すよ
うにチャネル部ｎ層（深さｄ、 ＝０．２〜０．５ 、
ｃａｍ ）で、深さｄ、＝Ｏ，１μｍ程度の表面に寄生
空乏層７が生じて、このためＲｓ（ソース側チャネル部
抵抗）が大きくなり雑音指数の増大を招いている。同時
に又、ＩＤ８Ｂ（ソース・ドレイン電光）が低下し、ｇ
ｄ（ドレイン・コンダクタンス）の増大等の問題を生じ
ている。
ｓＦＥＴにおいては、チャネル部ｎ層が低濃度になるほ
ど表面準位が不安定となる。すなわち、第３図に示すよ
うにチャネル部ｎ層（深さｄ、 ＝０．２〜０．５ 、
ｃａｍ ）で、深さｄ、＝Ｏ，１μｍ程度の表面に寄生
空乏層７が生じて、このためＲｓ（ソース側チャネル部
抵抗）が大きくなり雑音指数の増大を招いている。同時
に又、ＩＤ８Ｂ（ソース・ドレイン電光）が低下し、ｇ
ｄ（ドレイン・コンダクタンス）の増大等の問題を生じ
ている。
なお、ＳＨＦ帯用０ＧａＡａＦＥＴでは、Ｌｇ（ゲート
長）は０．５μｒｎ、Ｌ６Ｄ（ソース・ドレイン長）は
３〜４μｍ程度であり、Ｒ８を小さくするためには、ゲ
ート・ソース間隔ＬｇＢをなるべく小さくするほうがよ
く、たとえばＬｇ８＝０．５〜０．８μｍとするが、こ
れにも微細加工の面で限界があった。
長）は０．５μｒｎ、Ｌ６Ｄ（ソース・ドレイン長）は
３〜４μｍ程度であり、Ｒ８を小さくするためには、ゲ
ート・ソース間隔ＬｇＢをなるべく小さくするほうがよ
く、たとえばＬｇ８＝０．５〜０．８μｍとするが、こ
れにも微細加工の面で限界があった。
第４図はリセス形ＭＥＳＦＥＴの一例を示す断面図であ
る。１１は半絶縁性ＧａＡａ基板、１２はｎ−型ＧａＡ
ｓ層よりなるバッファ層、１３はｎｕエピタキシャル層
、１４はソース・ドレインコンタクトとなるｎ 型拡散
層である。１５はリセス（凹部）であって、ｎ＋型層１
４の一部をホトエッチしｎｕ層１３を露出させたも、の
である。
る。１１は半絶縁性ＧａＡａ基板、１２はｎ−型ＧａＡ
ｓ層よりなるバッファ層、１３はｎｕエピタキシャル層
、１４はソース・ドレインコンタクトとなるｎ 型拡散
層である。１５はリセス（凹部）であって、ｎ＋型層１
４の一部をホトエッチしｎｕ層１３を露出させたも、の
である。
１６はＡ！等よりなるゲート電極（０，１７はＡｕ−Ｇ
ｅ／Ｎｉ等よりなるソース・ドレイン電極である。
ｅ／Ｎｉ等よりなるソース・ドレイン電極である。
このリセス形ＭＥＳＦＥＴの場合、ゲート両端のリセス
部分にそってチャネル部に空乏層１８が発生し、これに
そったチャネル部のＲｓが増大するとともに、ドレイン
側でｇｄ（ドレイン・コンダクタンス）が増大すること
になった。
部分にそってチャネル部に空乏層１８が発生し、これに
そったチャネル部のＲｓが増大するとともに、ドレイン
側でｇｄ（ドレイン・コンダクタンス）が増大すること
になった。
本発明は上記した問題を克服するためになされたもので
あり、その目的とするところは、ＧａＡｓＦＥＴにおい
て、寄生空乏層をなくし、Ｒ，、ｇｄを低下させること
により高周波特性を改善することにある。
あり、その目的とするところは、ＧａＡｓＦＥＴにおい
て、寄生空乏層をなくし、Ｒ，、ｇｄを低下させること
により高周波特性を改善することにある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、ＧａＡｓＦＥＴにおいて、ソース・ドレイン
間を絶縁膜な介してドレイン電極で覆うことにより寄生
空乏層を打消し、雑音特性や電力利得を向上し高周波特
性を改善したものである。
間を絶縁膜な介してドレイン電極で覆うことにより寄生
空乏層を打消し、雑音特性や電力利得を向上し高周波特
性を改善したものである。
〔実施例１〕
第１図は本発明の一実施例を示すものであって、プレー
ナ形Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔの断面図
である。
ナ形Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔの断面図
である。
同図において、前掲第３図と共通する構成部分に対して
は同一の指示番号記号が使用されている。
は同一の指示番号記号が使用されている。
この実施例の発明では、ドレイ／２に接続する電極８を
絶縁膜６を介してソース・ドレイン間を覆うように形成
されている。
絶縁膜６を介してソース・ドレイン間を覆うように形成
されている。
このようなソース・ドレイン間を覆うドレイン電極８に
よって、ＦＥＴ動作時にこのドレイン電位でリース・ド
レイン間の空乏層を打ち消すことになり、これによって
Ｒ３の低下、ｇｄの低下が図られ、その結果高周波特性
（雑音指数、電力利得）が改善できることになった。又
１表面率位の安定化も併せてできる。
よって、ＦＥＴ動作時にこのドレイン電位でリース・ド
レイン間の空乏層を打ち消すことになり、これによって
Ｒ３の低下、ｇｄの低下が図られ、その結果高周波特性
（雑音指数、電力利得）が改善できることになった。又
１表面率位の安定化も併せてできる。
〔実施例２〕
第２図は本発明の他の一実施例を示すものであって、リ
セス形Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔの断面
図である。
セス形Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔの断面
図である。
同図において、前掲第４図と共通する構成部分に対して
は同一の指示番号、記号が使用されている。
は同一の指示番号、記号が使用されている。
この実施例の発明では、ドレイン１４１ｔｃ接Ｈする電
極２０は絶縁膜１９を介してソース・ドレイン間を覆う
よう忙形成されている。
極２０は絶縁膜１９を介してソース・ドレイン間を覆う
よう忙形成されている。
この実施例２の場合も実施例１の場合と同様の効果が得
られる。
られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
本発明はＧａＡｓデバイス一般に適用できる。
本発明はセルファライン形ＭＥＳＦＥＴ、ＪＦＦＩＳＴ
、ＨＥＭＴなどの他の形式のＧａＡｓデバイスあるいは
ＭＯＳＦＥＴにも応用することができる。
、ＨＥＭＴなどの他の形式のＧａＡｓデバイスあるいは
ＭＯＳＦＥＴにも応用することができる。
第１図及び第２図は本発明の各実施例を示すＧａＡｓＭ
ＥＳＦＥＴの断面図である。 第３図及び第４図は従来の例を示すＧ ａ Ａ ｓ Ｍ
ＥＳＦＥＴの断面図である。 １・・・ＧａＡｓ基板、２・・・ｎ 型拡散層（ソース
・ドレイン）、３・・・ｎＷ層（チャネル部）、４・・
・ゲート電極、５・・・ソース・ドレイン電極、６・・
・絶縁膜、７・・・寄生空乏層、８・・・ドレイン電極
。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 手続補正書（方式） 事件の表示 昭和６０ 年特許願第 ３０３３４ 号発明の名称 ジ−エイエイニスエフイーティー 補正をする者 １１ｒｌ♂の１鰭 特許出願人 と１ 称 ・５１０）株式＜：神 日 立
製作折代 理 人 明細書の発明の名称の欄 補正の内容
ＥＳＦＥＴの断面図である。 第３図及び第４図は従来の例を示すＧ ａ Ａ ｓ Ｍ
ＥＳＦＥＴの断面図である。 １・・・ＧａＡｓ基板、２・・・ｎ 型拡散層（ソース
・ドレイン）、３・・・ｎＷ層（チャネル部）、４・・
・ゲート電極、５・・・ソース・ドレイン電極、６・・
・絶縁膜、７・・・寄生空乏層、８・・・ドレイン電極
。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 手続補正書（方式） 事件の表示 昭和６０ 年特許願第 ３０３３４ 号発明の名称 ジ−エイエイニスエフイーティー 補正をする者 １１ｒｌ♂の１鰭 特許出願人 と１ 称 ・５１０）株式＜：神 日 立
製作折代 理 人 明細書の発明の名称の欄 補正の内容
Claims (1)
- １、半絶縁性ＧａＡｓ基板の一主表面上に、ソース・ド
レイン電極と、これらソース・ドレイン電極に挾まれた
領域表面でショットキ・バリアをつくるゲート電極とを
有するＧａＡｓＦＥＴ（電界効果トランジスタ）であっ
て、上記ソース・ドレイン間の表面が絶縁膜を介してド
レイン電極で覆われていることを特徴とするＧａＡｓＦ
ＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030334A JPS61190987A (ja) | 1985-02-20 | 1985-02-20 | ジ−エイエイエスエフイ−テイ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030334A JPS61190987A (ja) | 1985-02-20 | 1985-02-20 | ジ−エイエイエスエフイ−テイ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61190987A true JPS61190987A (ja) | 1986-08-25 |
Family
ID=12300916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60030334A Pending JPS61190987A (ja) | 1985-02-20 | 1985-02-20 | ジ−エイエイエスエフイ−テイ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61190987A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62286285A (ja) * | 1986-06-04 | 1987-12-12 | Nec Corp | マイクロ波用電界効果トランジスタ |
| US5252843A (en) * | 1989-09-01 | 1993-10-12 | Fujitsu Limited | Semiconductor device having overlapping conductor layers |
-
1985
- 1985-02-20 JP JP60030334A patent/JPS61190987A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62286285A (ja) * | 1986-06-04 | 1987-12-12 | Nec Corp | マイクロ波用電界効果トランジスタ |
| US5252843A (en) * | 1989-09-01 | 1993-10-12 | Fujitsu Limited | Semiconductor device having overlapping conductor layers |
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