JPS61230351A - 混成集積回路 - Google Patents
混成集積回路Info
- Publication number
- JPS61230351A JPS61230351A JP60070840A JP7084085A JPS61230351A JP S61230351 A JPS61230351 A JP S61230351A JP 60070840 A JP60070840 A JP 60070840A JP 7084085 A JP7084085 A JP 7084085A JP S61230351 A JPS61230351 A JP S61230351A
- Authority
- JP
- Japan
- Prior art keywords
- film
- hybrid integrated
- insulating substrate
- circuit
- film resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors
Landscapes
- Apparatuses And Processes For Manufacturing Resistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、機能トリミング用の膜抵抗体を備えそ混成集
積回路に関する。
積回路に関する。
従来より、電子装置の回路を調整するトリミング方法と
して、例えば特開昭５８−６８９０５号公報に記載され
るように、回路を動作させながら膜抵抗体をレーザ光線
等によってトリミングする機能トリミング方法が知られ
ている。
して、例えば特開昭５８−６８９０５号公報に記載され
るように、回路を動作させながら膜抵抗体をレーザ光線
等によってトリミングする機能トリミング方法が知られ
ている。
第４図及び第５図は、従来の混成集積回路を例示する斜
視図であって、１は絶縁基板、２は電子回路ブロック、
３は機能トリミング用の膜抵抗体、４は半固定抵抗、５
はリードである。
視図であって、１は絶縁基板、２は電子回路ブロック、
３は機能トリミング用の膜抵抗体、４は半固定抵抗、５
はリードである。
これらの図において、絶縁基板１の一面には増幅器や発
掘器等の電子回路ブロック２が搭載され、他面には 膜
抵抗体３と半固定抵抗４とが搭載されており、これらは
図示しない導体パターンにより結線されている。かかる
混成集積回路は、絶縁基板１の両側端に設けられた複数
本のリード５を介して図示しないプリント基板に半田接
続され・るが、このときの実装上の問題から、リード５
が第４図に示すように電子回路ブロック２を設けた面側
に延びるものと、第５図に示すように膜抵抗体３を設け
た面側に延びるものとがある。
掘器等の電子回路ブロック２が搭載され、他面には 膜
抵抗体３と半固定抵抗４とが搭載されており、これらは
図示しない導体パターンにより結線されている。かかる
混成集積回路は、絶縁基板１の両側端に設けられた複数
本のリード５を介して図示しないプリント基板に半田接
続され・るが、このときの実装上の問題から、リード５
が第４図に示すように電子回路ブロック２を設けた面側
に延びるものと、第５図に示すように膜抵抗体３を設け
た面側に延びるものとがある。
このようにして、リード５の方向が互いに反対の２捌類
の混成集積回路を親基板であるプリント基板に半田接続
した後１当該混成集秋回路を含むプリント基板に組込ま
れた回路を動作させ、その回路全体の特性を測定しつつ
機能トリミング装置（図示せず）を用いて上記膜抵抗体
３をトリミングすることにより、プリント基板もしくは
当該プリント基板が組込まれる電子装置の特性を調整す
る。
の混成集積回路を親基板であるプリント基板に半田接続
した後１当該混成集秋回路を含むプリント基板に組込ま
れた回路を動作させ、その回路全体の特性を測定しつつ
機能トリミング装置（図示せず）を用いて上記膜抵抗体
３をトリミングすることにより、プリント基板もしくは
当該プリント基板が組込まれる電子装置の特性を調整す
る。
しかしながら、上記従来例にあっては、り一ド５の延出
方向に対する膜抵抗体３の形成面が互いに逆となる２ａ
［類の混成集積回路をプリント 基板に半田接続するた
め、それぞれの膜抵抗体３をトリミングするための２種
類の機能トリミング装置が必要となり、あるいはこれを
１つのもので行う場合は極めて複雑な構造の機能トリミ
ング装置が必要となり、その結果、混成集積回路を含む
回路全体の製造コストが高くなるという欠点があった。
方向に対する膜抵抗体３の形成面が互いに逆となる２ａ
［類の混成集積回路をプリント 基板に半田接続するた
め、それぞれの膜抵抗体３をトリミングするための２種
類の機能トリミング装置が必要となり、あるいはこれを
１つのもので行う場合は極めて複雑な構造の機能トリミ
ング装置が必要となり、その結果、混成集積回路を含む
回路全体の製造コストが高くなるという欠点があった。
本発明の目的は、上記従来技術の欠点を除き回路のトー
タルコストを下げることのできる混成集積回路を提供す
るにある。
タルコストを下げることのできる混成集積回路を提供す
るにある。
この目的を達成するために、本発明は絶縁基板の表裏両
面に機能トリミング用の膜抵抗体を分割して設け、いず
れか一方の面側の膜抵抗体をトリミングすることにより
、リードの延出方向に拘らず同一の機能トリミング装置
を用いて回路の特性を調整できるようにした点に特徴が
ある。
面に機能トリミング用の膜抵抗体を分割して設け、いず
れか一方の面側の膜抵抗体をトリミングすることにより
、リードの延出方向に拘らず同一の機能トリミング装置
を用いて回路の特性を調整できるようにした点に特徴が
ある。
以下、本発明の実施例を図面について説明する。
第１図及び第２図は本発明忙よる混成集積回路の断面図
であって、６は膜導体、７はスルーホール導体、８．９
は膜抵抗体であり、第４図及び第５図に対応する部分に
は同一符号を付けである。
であって、６は膜導体、７はスルーホール導体、８．９
は膜抵抗体であり、第４図及び第５図に対応する部分に
は同一符号を付けである。
第１図及び第２図において、絶縁基板１の表裏両面には
所望のパターンの膜導体６が形成され、また絶縁基板１
の表裏両面を導通するようにスルーホール導体７が形成
されている。このスルーホール導体７と絶縁基板１の一
面に形成された前記膜導体６との間には第１の膜抵抗体
８が形成され、また、スルーホール導体７と絶縁基板１
の他面に形成された膜導体６との間には第２の膜抵抗体
９が形成されており、さらに第２の膜抵抗体９が形成さ
れた側の絶縁基板１上には膜導体６と接続するように電
子回路ブロック２が半田付けされている。
所望のパターンの膜導体６が形成され、また絶縁基板１
の表裏両面を導通するようにスルーホール導体７が形成
されている。このスルーホール導体７と絶縁基板１の一
面に形成された前記膜導体６との間には第１の膜抵抗体
８が形成され、また、スルーホール導体７と絶縁基板１
の他面に形成された膜導体６との間には第２の膜抵抗体
９が形成されており、さらに第２の膜抵抗体９が形成さ
れた側の絶縁基板１上には膜導体６と接続するように電
子回路ブロック２が半田付けされている。
絶縁基板１の両端には、表裏両面の膜導体６と接続する
ようにリード５が半田付けされているが、このリード５
は、第１図では第２の膜抵抗体９が形成された面側に延
出しており、第２１図では第１の膜抵抗体８が形成され
た面側に延。
ようにリード５が半田付けされているが、このリード５
は、第１図では第２の膜抵抗体９が形成された面側に延
出しており、第２１図では第１の膜抵抗体８が形成され
た面側に延。
出している。
このように、絶縁基板１に対するリード５の延出方向が
互いに異なる２糎類の混成集積回路を図示しないプリン
ト基板にリード５を介して半田接続した後、これら混成
集積回路を含むプリント基板に組込まれた回路を動作さ
せ、その回路全体の特性を測定しつつ上記膜抵抗体８も
しくは９をトリミングする。かかる機能トリミングは、
第１図に示す構造の混成集積回路では第１の膜抵抗体８
を、第２図に示す構造の混成集積回路では該第１の膜抵
抗体８の反対面に設けた第２の膜抵抗体９をトリミング
すれば良く、それ故、１つの機能トリミング装置（図示
せず）を用いて２種類の混成集積回路の機能トリミング
を行うことが可能となる。
互いに異なる２糎類の混成集積回路を図示しないプリン
ト基板にリード５を介して半田接続した後、これら混成
集積回路を含むプリント基板に組込まれた回路を動作さ
せ、その回路全体の特性を測定しつつ上記膜抵抗体８も
しくは９をトリミングする。かかる機能トリミングは、
第１図に示す構造の混成集積回路では第１の膜抵抗体８
を、第２図に示す構造の混成集積回路では該第１の膜抵
抗体８の反対面に設けた第２の膜抵抗体９をトリミング
すれば良く、それ故、１つの機能トリミング装置（図示
せず）を用いて２種類の混成集積回路の機能トリミング
を行うことが可能となる。
第５図は混成集積回路化の可能な電子回路の一例を示す
回路図であって、２は増幅器等の電子回路ブロック％
Ｒ４ｅ Ｂ雪は可変抵抗であり、これら可変抵抗Ｒ１，
Ｒ雪のいずれか一方を調整することにより、入力に対す
る出力値を所望の値に調整できるようになっている。第
１図及び第２図に示す混成集積回路は、かかる回路を集
積化した具体例であり、第１の膜抵抗体８がＲ１に、第
２の膜抵抗体９がＲ２にそれぞれ相当し、そわ故、第１
の膜抵抗体８をトリミングした場合も第２の膜抵抗体９
をトリミングした場合も、電子回路ブロック２の電気的
特性を同じように調整することが可能となる。
回路図であって、２は増幅器等の電子回路ブロック％
Ｒ４ｅ Ｂ雪は可変抵抗であり、これら可変抵抗Ｒ１，
Ｒ雪のいずれか一方を調整することにより、入力に対す
る出力値を所望の値に調整できるようになっている。第
１図及び第２図に示す混成集積回路は、かかる回路を集
積化した具体例であり、第１の膜抵抗体８がＲ１に、第
２の膜抵抗体９がＲ２にそれぞれ相当し、そわ故、第１
の膜抵抗体８をトリミングした場合も第２の膜抵抗体９
をトリミングした場合も、電子回路ブロック２の電気的
特性を同じように調整することが可能となる。
以上説明したように、本発明によれば機能トリミング用
の膜抵抗体を絶縁基板の表裏両面に分割して設け、いず
れか−面側の膜抵抗体をトリミングするようにしたため
、リードの延出方向が互い忙反対である２種類の混成集
積回路を同一の回路基板に半田接続した場合においても
これら混成集積回路を同一型式の機能トリミング装置を
用いてトリミングでき、それ故、２′！１１類あるいは
極めて複雑な機能トリミング装置を必要としていた従来
技術に比べて回路のトータルコストを下げることができ
る。
の膜抵抗体を絶縁基板の表裏両面に分割して設け、いず
れか−面側の膜抵抗体をトリミングするようにしたため
、リードの延出方向が互い忙反対である２種類の混成集
積回路を同一の回路基板に半田接続した場合においても
これら混成集積回路を同一型式の機能トリミング装置を
用いてトリミングでき、それ故、２′！１１類あるいは
極めて複雑な機能トリミング装置を必要としていた従来
技術に比べて回路のトータルコストを下げることができ
る。
第１図及び第２図は本発明による混成集積回路の一実施
例を示す断面図、第３図は混成集積回路化の可能な電子
回路の一例を示す回路図、第４図及び第５図は従来の混
成集積回路の一例を示す斜視図である。 １・・・絶縁基板、 ２・・・電子回路ブロック
、５・・・リード、 ６・・・膜導体、７・・
・スルーホール導体、 ８．９・・・膜抵抗体。 第 ３ 区 躬 ）囚
例を示す断面図、第３図は混成集積回路化の可能な電子
回路の一例を示す回路図、第４図及び第５図は従来の混
成集積回路の一例を示す斜視図である。 １・・・絶縁基板、 ２・・・電子回路ブロック
、５・・・リード、 ６・・・膜導体、７・・
・スルーホール導体、 ８．９・・・膜抵抗体。 第 ３ 区 躬 ）囚
Claims (1)
- １、少なくとも電子回路ブロックと膜抵抗体とリードと
を絶縁基板上に設けてなる混成集積回路を、前記リード
を介して他の回路基板に接続し、回路を動作させながら
前記膜抵抗体をトリミングすることにより、当該回路の
電気的特性を調整するようにしたものにおいて、前記絶
縁基板の表裏両面に前記膜抵抗体を分割して設け、これ
ら膜抵抗体のいずれか一方をトリミングすることにより
、回路の電気的特性を調整できるようにしたことを特徴
とする混成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070840A JPS61230351A (ja) | 1985-04-05 | 1985-04-05 | 混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070840A JPS61230351A (ja) | 1985-04-05 | 1985-04-05 | 混成集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61230351A true JPS61230351A (ja) | 1986-10-14 |
Family
ID=13443159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070840A Pending JPS61230351A (ja) | 1985-04-05 | 1985-04-05 | 混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61230351A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0438132U (ja) * | 1990-07-27 | 1992-03-31 | ||
| US20110193204A1 (en) * | 2010-02-05 | 2011-08-11 | Hynix Semiconductor Inc. | Semiconductor device |
-
1985
- 1985-04-05 JP JP60070840A patent/JPS61230351A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0438132U (ja) * | 1990-07-27 | 1992-03-31 | ||
| US20110193204A1 (en) * | 2010-02-05 | 2011-08-11 | Hynix Semiconductor Inc. | Semiconductor device |
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