JPS61240352A - インタフエ−ス信号読出方式 - Google Patents
インタフエ−ス信号読出方式Info
- Publication number
- JPS61240352A JPS61240352A JP60080288A JP8028885A JPS61240352A JP S61240352 A JPS61240352 A JP S61240352A JP 60080288 A JP60080288 A JP 60080288A JP 8028885 A JP8028885 A JP 8028885A JP S61240352 A JPS61240352 A JP S61240352A
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- JP
- Japan
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- circuit
- interface
- processing
- interface information
- output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
周辺装置の状態を読み込むためのインタフェース回路を
有し、そのインタフェース回路の出力すなわち周辺装置
の状態の変化を監視する処理を行うインタフェース信号
読出方式であって、以前に読み出したインタフェース情
報と現在のインタフェース情報に不一致がある場合、処
理装置に割込みを発生させて、処理装置にインタフェー
ス情報の変化があったことを通知し、読込み動作を行わ
せるようにしたものである。
有し、そのインタフェース回路の出力すなわち周辺装置
の状態の変化を監視する処理を行うインタフェース信号
読出方式であって、以前に読み出したインタフェース情
報と現在のインタフェース情報に不一致がある場合、処
理装置に割込みを発生させて、処理装置にインタフェー
ス情報の変化があったことを通知し、読込み動作を行わ
せるようにしたものである。
本発明はインタフェース信号読出方式に関するもので、
さらに詳しく言えば、情報処理システムにおいて、周辺
装置の状態、を読み込むためのインタフェース回路を有
し、前記周辺装置の状態を示す情報の変化を検出し読出
しを実行するインタフェース情報の読出方式に関するも
のである。
さらに詳しく言えば、情報処理システムにおいて、周辺
装置の状態、を読み込むためのインタフェース回路を有
し、前記周辺装置の状態を示す情報の変化を検出し読出
しを実行するインタフェース情報の読出方式に関するも
のである。
情報処理システムにおいて中央制御装置ｃｐｕが周辺装
置の状態を読み込んで処理を行う場合、周辺装置の状態
が変化した場合、この変化を読み込んで処理を行う必要
がある。
置の状態を読み込んで処理を行う場合、周辺装置の状態
が変化した場合、この変化を読み込んで処理を行う必要
がある。
本発明はかかる変化を読み込んで処理を行う方式に関す
るものである。
るものである。
情報処理システムにおいて、インタフェース情報を読み
込む回路として、従来は第２図のごとき回路が使用され
ていた。
込む回路として、従来は第２図のごとき回路が使用され
ていた。
第２図において、１は中央処理装置、２は処理装置、３
は共通データバスをそれぞれ示している。
は共通データバスをそれぞれ示している。
処理装置２は例えばデータバスバッファとしてＩＣによ
って構成されている。
って構成されている。
第２図の回路において、処理装置２は中央処理装置１よ
りの指令によりインタフェース信号を走査し、走査時に
検出したインタフェースの状態を共通データバス３を介
して中央処理装置１のメモリに書き込んでおき、現在検
出したインタフェース情報と以前メモリに書き込んだ情
報とを比較して、インタフェース情報の変化を検出して
いた。
りの指令によりインタフェース信号を走査し、走査時に
検出したインタフェースの状態を共通データバス３を介
して中央処理装置１のメモリに書き込んでおき、現在検
出したインタフェース情報と以前メモリに書き込んだ情
報とを比較して、インタフェース情報の変化を検出して
いた。
第２図に示すごとき従来の処理方式においては、処理装
置２において一定時間毎にインタフェース回路の読み出
しを行い、インタフェース情報の変化を検出゛していた
。かくのごとく一定時間毎にインタフェース信号の監繞
処理を行う必要があり、処理負荷が大きく、処理効率に
障害となっていた。
置２において一定時間毎にインタフェース回路の読み出
しを行い、インタフェース情報の変化を検出゛していた
。かくのごとく一定時間毎にインタフェース信号の監繞
処理を行う必要があり、処理負荷が大きく、処理効率に
障害となっていた。
本発明はインタフェース読み込みにおける力いる欠点を
除去し、インタフェース情報を中央処理装置に読み込む
際の処理装置の処理負荷を軽減し、中央処理装置の処理
効率を向上させることを目的としている。
除去し、インタフェース情報を中央処理装置に読み込む
際の処理装置の処理負荷を軽減し、中央処理装置の処理
効率を向上させることを目的としている。
本発明は、周辺装置からのインタフェース情報を入力し
これを保持し、さらに出力する記憶回路と、記憶回路の
入力および出力を２つの入力とする比較回路と、記憶回
路の出力を読み込む読み出し回路を具備する。
これを保持し、さらに出力する記憶回路と、記憶回路の
入力および出力を２つの入力とする比較回路と、記憶回
路の出力を読み込む読み出し回路を具備する。
そして前記インタフェース情報が変化したときに生ずる
前記記憶回路の入力信号と出力信号との不一致を前記比
較回路により比較し、その不一致比較出力を割込要求信
号として前記読み出し回路に送り、前記読み出し回路は
前記割込要求信号により割込み処理プログラムを起動し
て前記インタフェース情報の読み出しを実行する。
前記記憶回路の入力信号と出力信号との不一致を前記比
較回路により比較し、その不一致比較出力を割込要求信
号として前記読み出し回路に送り、前記読み出し回路は
前記割込要求信号により割込み処理プログラムを起動し
て前記インタフェース情報の読み出しを実行する。
処理装置は中央処理装置から割込要求信号があったとき
にのみ割込み処理プログラムを起動して、インタフェー
ス情報の読み込みを行うようにしたもので、従来のごと
く一定時間毎の読出しを不要とし、処理装置の処理負荷
を軽減する。
にのみ割込み処理プログラムを起動して、インタフェー
ス情報の読み込みを行うようにしたもので、従来のごと
く一定時間毎の読出しを不要とし、処理装置の処理負荷
を軽減する。
第１図は本発明のレジスタの構成方式の実施例のブロッ
ク図を示す。
ク図を示す。
第１図において、１１は中央処理装置、１２は記憶回路
、１３は比較回路、１４は処理装置、１５は共通データ
バス、１６は割込処理回路をそれぞれ示す。
、１３は比較回路、１４は処理装置、１５は共通データ
バス、１６は割込処理回路をそれぞれ示す。
記憶回路１２は入力されたインタフェース情報を保持す
るために、例えばフリップフロツブ回路ＦＦ１．ＦＦｚ
、ＦＦｓ、ＦＦａにより構成され、比較回路１３はフリ
ップフロップＦＦ＋、ＦＦｚ、ＦＰｓ、ＦＦａの入力と
出力とを入力とするエクス゛クルーシブオア回路ＥＯＲ
，。
るために、例えばフリップフロツブ回路ＦＦ１．ＦＦｚ
、ＦＦｓ、ＦＦａにより構成され、比較回路１３はフリ
ップフロップＦＦ＋、ＦＦｚ、ＦＰｓ、ＦＦａの入力と
出力とを入力とするエクス゛クルーシブオア回路ＥＯＲ
，。
！！ＯＲｔ 、 ＥＯＲｓ 、 ＩＥＯＲ４、およびオ
ア回路ＯＲにより構成され、処理装置１４はデータバス
バッファＤＢＤ、 。
ア回路ＯＲにより構成され、処理装置１４はデータバス
バッファＤＢＤ、 。
ＤＢＤｚ 、 ＤＢＤ３ 、 ＤＢＤ４により構成され
る。
る。
第°１図の回路において、最初にフリップフロツブ回路
ＦＦ、−ＦＦ、がクリアされ、その後インタフェース情
報を入力すると、その情報はＦＦ＋ −ＦＦ４に保持ラ
ッチされ、その出力は読み出し回路のデータバスバッフ
ァＤＢＤＩ〜ＤＢＤオに送られる。
ＦＦ、−ＦＦ、がクリアされ、その後インタフェース情
報を入力すると、その情報はＦＦ＋ −ＦＦ４に保持ラ
ッチされ、その出力は読み出し回路のデータバスバッフ
ァＤＢＤＩ〜ＤＢＤオに送られる。
インタフェース情報が変化すると、その変化した情報に
対応するフリップフロップ回路（ＦＦ 、〜ＦＦ４）の
入力と出力との不一致が発生し、その不一致はそれに対
応するエクスクル−シブオア回路（ＥＯＲ。
対応するフリップフロップ回路（ＦＦ 、〜ＦＦ４）の
入力と出力との不一致が発生し、その不一致はそれに対
応するエクスクル−シブオア回路（ＥＯＲ。
〜ＥＯＲ４）により検出され、その検出された出力はオ
ア回路ＯＲを介して中央処理装置１の割込処理回路１６
に送られる。
ア回路ＯＲを介して中央処理装置１の割込処理回路１６
に送られる。
割込処理回路１６は比較回路１３より不一致信号を受取
ると、割込み処理信号を処理装置１４に通知する。これ
により処理装置１４はインタフェース情報の読出し処理
を行なう。この読出し処理により処理装置１４は記憶回
路１２を介してインタフェース情報を読込むと同時に、
読出し動作により記憶回路１２のフリップフロップ回路
（ＦＦ 、〜ＦＦ＃）の入力と出力が一致し、不一致出
力は無効となり、割込み信号も自動的に無効となる。
ると、割込み処理信号を処理装置１４に通知する。これ
により処理装置１４はインタフェース情報の読出し処理
を行なう。この読出し処理により処理装置１４は記憶回
路１２を介してインタフェース情報を読込むと同時に、
読出し動作により記憶回路１２のフリップフロップ回路
（ＦＦ 、〜ＦＦ＃）の入力と出力が一致し、不一致出
力は無効となり、割込み信号も自動的に無効となる。
以上詳細に説明したように、本発明によれば、処理装置
は常時一定時間おきにインタフェース情報の状態を監視
（走査）する処理が不要となり、インタフェース状態に
変化があったときだけ割込みにより処理装置に通知して
インタフェースの読込み処理を行えばよく、読込みのた
めの処理負荷を軽減し、このために浮いた処理能力を他
に振り向けることができる。
は常時一定時間おきにインタフェース情報の状態を監視
（走査）する処理が不要となり、インタフェース状態に
変化があったときだけ割込みにより処理装置に通知して
インタフェースの読込み処理を行えばよく、読込みのた
めの処理負荷を軽減し、このために浮いた処理能力を他
に振り向けることができる。
第１図は本発明のインタフェース信号読出方式の１実施
例を示すブロック図、 第２図はインタフェース情報の変化を検出する従来の方
式のブロック図、 第１図において、 １１は中央処理装置、 １２は記憶回路、 １３は比較回路、 １４は読み出し回路、 １５は共通データバス、 １６は割込み処理回路である。 インタフェース信号 本発明の方式のブロック図 第１図 インタフェース信号 第２図
例を示すブロック図、 第２図はインタフェース情報の変化を検出する従来の方
式のブロック図、 第１図において、 １１は中央処理装置、 １２は記憶回路、 １３は比較回路、 １４は読み出し回路、 １５は共通データバス、 １６は割込み処理回路である。 インタフェース信号 本発明の方式のブロック図 第１図 インタフェース信号 第２図
Claims (1)
- 【特許請求の範囲】 周辺装置の状態を読み込むためのインタフェース回路を
有し、前記インタフェース回路の出力であるインタフェ
ース情報の変化を検出処理する情報処理システムにおい
て、 前記インタフェース情報を入力しこれを保持しさらに出
力する記憶回路と、 前記記憶回路の入力および出力を２つの入力とする比較
回路と、 前記記憶回路の出力を読み込む読み出し回路とを具備し
、前記インタフェース情報が変化したときに生ずる前記
記憶回路の入力信号と出力信号との不一致を前記比較回
路により比較し、その不一致比較出力を割込要求信号と
して前記読み出し回路に送り、前記読み出し回路は前記
割込要求信号により割込み処理プログラムを起動して、
前記インタフェース情報の読み出しを実行することを特
徴とするインタフェース信号読出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080288A JPS61240352A (ja) | 1985-04-17 | 1985-04-17 | インタフエ−ス信号読出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080288A JPS61240352A (ja) | 1985-04-17 | 1985-04-17 | インタフエ−ス信号読出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61240352A true JPS61240352A (ja) | 1986-10-25 |
Family
ID=13714084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60080288A Pending JPS61240352A (ja) | 1985-04-17 | 1985-04-17 | インタフエ−ス信号読出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240352A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628268A (ja) * | 1992-07-07 | 1994-02-04 | Nec Corp | マイクロプロセッサ ｉ／ｏアクセス トレース方式 |
| US6125121A (en) * | 1998-04-01 | 2000-09-26 | Nec Corporation | LAN interface device |
-
1985
- 1985-04-17 JP JP60080288A patent/JPS61240352A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628268A (ja) * | 1992-07-07 | 1994-02-04 | Nec Corp | マイクロプロセッサ ｉ／ｏアクセス トレース方式 |
| US6125121A (en) * | 1998-04-01 | 2000-09-26 | Nec Corporation | LAN interface device |
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