JPS61240498A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61240498A JPS61240498A JP60081321A JP8132185A JPS61240498A JP S61240498 A JPS61240498 A JP S61240498A JP 60081321 A JP60081321 A JP 60081321A JP 8132185 A JP8132185 A JP 8132185A JP S61240498 A JPS61240498 A JP S61240498A
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- Japan
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- voltage
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5614—Multilevel memory cell comprising negative resistance, quantum tunneling or resonance tunneling elements
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は新しいメモリ・セル構造を備えた半導体装置に
係り、特に、高集積化を可能とする１面積の小さいスタ
ティック・ランダム・アクセス・メモリ（以下５−ＲＡ
Ｍと略称する）セル構造を備えた半導体装置に関する。
係り、特に、高集積化を可能とする１面積の小さいスタ
ティック・ランダム・アクセス・メモリ（以下５−ＲＡ
Ｍと略称する）セル構造を備えた半導体装置に関する。
従来の５−ＲＡＭセルは、通常６個の素子から。
すなわち、６個のトランジスタからか、あるいは２個の
抵抗と４個のトランジスタから、成っており、したがっ
て面積的に縮小が困難で、ダイナミック・ランダム・ア
クセス・メモリ（以下Ｄ−ＲＡＭと略称する）セルのよ
うに２素子（１個のトランジスタと１個のキャパシタ）
から成る半導体集積回路装置と比較して、同一の加工技
術を用いたのでは集積度は１／４にしかならなかった。
抵抗と４個のトランジスタから、成っており、したがっ
て面積的に縮小が困難で、ダイナミック・ランダム・ア
クセス・メモリ（以下Ｄ−ＲＡＭと略称する）セルのよ
うに２素子（１個のトランジスタと１個のキャパシタ）
から成る半導体集積回路装置と比較して、同一の加工技
術を用いたのでは集積度は１／４にしかならなかった。
例えば、２／１ｍの加工技術を用いる場合、Ｄ−ＲＡＭ
では２５６にビット（より正確には２６２，１４４ビツ
ト）を１チツプ上に集積可能であるのに対し、５−ＲＡ
Ｍでは６４にビット（６５，５３６ビツト）とＤ−ＲＡ
Ｍの１７４のビット数が集積可能であるに過ぎない。こ
の理由は、前述のように、セルを構成する素子数が６個
と多いためである。
では２５６にビット（より正確には２６２，１４４ビツ
ト）を１チツプ上に集積可能であるのに対し、５−ＲＡ
Ｍでは６４にビット（６５，５３６ビツト）とＤ−ＲＡ
Ｍの１７４のビット数が集積可能であるに過ぎない。こ
の理由は、前述のように、セルを構成する素子数が６個
と多いためである。
本発明の目的は、３素子で１ビツトの５−ＲＡＭセルを
構成することができ、同一の加工技術を用いてＤ−ＲＡ
Ｍと同じ集積度の５−ＲＡＭの実現を可能とする半導体
装置を提供することにある。
構成することができ、同一の加工技術を用いてＤ−ＲＡ
Ｍと同じ集積度の５−ＲＡＭの実現を可能とする半導体
装置を提供することにある。
本発明の特徴は、上記目的を達成するために、電流対電
圧特性が直線性の抵抗素子と、電流対電圧特性が中間領
域で負になる負性抵抗素子と、スイッチング特性を持つ
トランジスタとが同一の半導体基板上に形成されており
、かつ、上記抵抗素子と上記負性抵抗素子とが直列接続
され、その接続部に上記トランジスタが接続されて５−
ＲＡＭセルを構成していることにある。
圧特性が直線性の抵抗素子と、電流対電圧特性が中間領
域で負になる負性抵抗素子と、スイッチング特性を持つ
トランジスタとが同一の半導体基板上に形成されており
、かつ、上記抵抗素子と上記負性抵抗素子とが直列接続
され、その接続部に上記トランジスタが接続されて５−
ＲＡＭセルを構成していることにある。
第１図は本発明における５−ＲＡＭセルの動作原理を説
明するための基本回路構成図、第２図は第１図中のノー
ド（節）４における電流（Ｉ）−電圧（Ｖ）特性図であ
る。本発明によるメモリセルは、１個のスイッチング素
子１と、電流対電圧特性が直線性の１個の抵抗素子２と
、電流対電圧特性が特性曲線の中間領域において負にな
る１個の負性抵抗素子とから成る。その動作原理は、第
２図に示したノード（節）４におけるＩ−Ｖ曲線から明
らかなように、負性抵抗素子３による特性曲線と、抵抗
値Ｒの抵抗素子２によるＶＣＣ−ＲＩ直線（Ｖｃｃは印
加電圧）との交点として決まる２つの安定点（工□、ｖ
１）、（Ｉ２、Ｖ２）のノード（節）４における電圧ｖ
１、■２を、スイッチング素子１によって検出するもの
である。
明するための基本回路構成図、第２図は第１図中のノー
ド（節）４における電流（Ｉ）−電圧（Ｖ）特性図であ
る。本発明によるメモリセルは、１個のスイッチング素
子１と、電流対電圧特性が直線性の１個の抵抗素子２と
、電流対電圧特性が特性曲線の中間領域において負にな
る１個の負性抵抗素子とから成る。その動作原理は、第
２図に示したノード（節）４におけるＩ−Ｖ曲線から明
らかなように、負性抵抗素子３による特性曲線と、抵抗
値Ｒの抵抗素子２によるＶＣＣ−ＲＩ直線（Ｖｃｃは印
加電圧）との交点として決まる２つの安定点（工□、ｖ
１）、（Ｉ２、Ｖ２）のノード（節）４における電圧ｖ
１、■２を、スイッチング素子１によって検出するもの
である。
３素子より成る第１図構成の、５−ＲＡＭとしてのメモ
リ読出し／書込み動作を、第１図および第２図を用いて
説明する。第１図に示した抵抗素子２と負性抵抗素子３
との直列接続回路に一定の直流電圧ＶＣＣを印加するこ
とにより、直列接続の中間接続点であるノード（節）４
における電流工と電圧Ｖは、２つの安定点Ｉ０．Ｖ工お
よび工２゜■、として得られる。このＶ工およびｖ２を
、ノード（節）４に一方端が接続されているスイッチン
グ素子１により検知する。すなわち、セルに格納されて
いる内容を読出す場合には、スイッチング素子１のワー
ド線を“Ｈｉｇｈ”にすれば、ノード（節）４の電圧が
データ線に印加され、この電圧をデータ線に接続されて
いる電圧測定手段（図示省略）により測定することによ
り、ｖｌあるいはｖ２が検知される。この電圧差は、抵
抗素子２に印加する電圧Ｖ ｃ ｃと、抵抗素子２の抵
抗値の大きさによって決まるが、例えばＶＣＣを５ｖ、
抵抗値を１〜ＬＯＧΩ程度とすると論理レベルＲ１ｊ＃
状態を４．５ｖ、レベル“Ｏ”状態を０．２ｖ程度とす
ることができ、論理振幅が数Ｖとなり、これは通常のＤ
−ＲＡＭの論理振幅が５０ｍＶ程度であるのに比較して
約１００倍の大きさであり、大規模集積化に適する。
リ読出し／書込み動作を、第１図および第２図を用いて
説明する。第１図に示した抵抗素子２と負性抵抗素子３
との直列接続回路に一定の直流電圧ＶＣＣを印加するこ
とにより、直列接続の中間接続点であるノード（節）４
における電流工と電圧Ｖは、２つの安定点Ｉ０．Ｖ工お
よび工２゜■、として得られる。このＶ工およびｖ２を
、ノード（節）４に一方端が接続されているスイッチン
グ素子１により検知する。すなわち、セルに格納されて
いる内容を読出す場合には、スイッチング素子１のワー
ド線を“Ｈｉｇｈ”にすれば、ノード（節）４の電圧が
データ線に印加され、この電圧をデータ線に接続されて
いる電圧測定手段（図示省略）により測定することによ
り、ｖｌあるいはｖ２が検知される。この電圧差は、抵
抗素子２に印加する電圧Ｖ ｃ ｃと、抵抗素子２の抵
抗値の大きさによって決まるが、例えばＶＣＣを５ｖ、
抵抗値を１〜ＬＯＧΩ程度とすると論理レベルＲ１ｊ＃
状態を４．５ｖ、レベル“Ｏ”状態を０．２ｖ程度とす
ることができ、論理振幅が数Ｖとなり、これは通常のＤ
−ＲＡＭの論理振幅が５０ｍＶ程度であるのに比較して
約１００倍の大きさであり、大規模集積化に適する。
一方、メモリ内容の書込みの場合には、データ線に５ｖ
あるいはＯｖを印加し、ワード線を” Ｈｉｇｈ ″に
することにより、ノード（節）４に“１”あるいは“０
”状態が書込まれる。この時、スイッチング素子１には
、負性抵抗素子３の電流対電圧特性から得られる電流が
流れ、第２図における２つの安定点（工０、Ｖよ）およ
び（Ｉ！、Ｖ、）の２状態間を移動する。書込み時のス
イッチ速度は、スイッチング素子１のトランス・コンダ
クタンスで決まるから、スイッチング素子１のトランス
・コンダクタンスを大きくすることが重要である。
あるいはＯｖを印加し、ワード線を” Ｈｉｇｈ ″に
することにより、ノード（節）４に“１”あるいは“０
”状態が書込まれる。この時、スイッチング素子１には
、負性抵抗素子３の電流対電圧特性から得られる電流が
流れ、第２図における２つの安定点（工０、Ｖよ）およ
び（Ｉ！、Ｖ、）の２状態間を移動する。書込み時のス
イッチ速度は、スイッチング素子１のトランス・コンダ
クタンスで決まるから、スイッチング素子１のトランス
・コンダクタンスを大きくすることが重要である。
以上のように、第１図構成の３素子より成るメモリセル
は、記憶されているデータを破壊せずに読出すことがで
き、また、常に情報を保持できているため、５−ＲＡＭ
としての動作を行うことになる。
は、記憶されているデータを破壊せずに読出すことがで
き、また、常に情報を保持できているため、５−ＲＡＭ
としての動作を行うことになる。
以下本発明の実施例装置とその製造工程例について述べ
る。
る。
実施例 １
本実施例では５−ＲＡＭセルとしての基本構造をもつ装
置について第３図（、）、（ｂ）に示す断面図を用いて
述べる。まず、第３図（ａ）に示すように、シリコン基
板１１に、ゲート絶縁膜１２、ゲート１３を形成した後
、表面濃度１ｏ２０■−３のソース１４．ドレイン１５
を形成する。ここで、ソース１４およびドレイン１５の
表面濃度は、デバイスの完成段階でトンネル接合を形成
するのに十分な値、すなわち、バンドの縮退が始まる１
０”ａｎ−”以上である必要がある。次に、第３図（ｂ
）に示すように、ドレイン１５上に高濃度エピタキシャ
ル層１６を形成し、さらにドレイン１５と電気的に接続
する高抵抗層１０を形成する。高濃度エピタキシャル層
１６の不純物濃度は、バンドの縮退が始まる１０”（！
１１−’以上とする必要がある。この高濃度エピタキシ
ャル層１６は、ドレイン１５とトンネル接合を形成して
第１図に示した負性抵抗素子３に相当し、そして、高抵
抗層１０が第１図の抵抗素子２に相当し、さらに。
置について第３図（、）、（ｂ）に示す断面図を用いて
述べる。まず、第３図（ａ）に示すように、シリコン基
板１１に、ゲート絶縁膜１２、ゲート１３を形成した後
、表面濃度１ｏ２０■−３のソース１４．ドレイン１５
を形成する。ここで、ソース１４およびドレイン１５の
表面濃度は、デバイスの完成段階でトンネル接合を形成
するのに十分な値、すなわち、バンドの縮退が始まる１
０”ａｎ−”以上である必要がある。次に、第３図（ｂ
）に示すように、ドレイン１５上に高濃度エピタキシャ
ル層１６を形成し、さらにドレイン１５と電気的に接続
する高抵抗層１０を形成する。高濃度エピタキシャル層
１６の不純物濃度は、バンドの縮退が始まる１０”（！
１１−’以上とする必要がある。この高濃度エピタキシ
ャル層１６は、ドレイン１５とトンネル接合を形成して
第１図に示した負性抵抗素子３に相当し、そして、高抵
抗層１０が第１図の抵抗素子２に相当し、さらに。
ゲート１３、ソース１４およびドレイン１５で形成する
トランジスタがスイッチング素子１に相当する。
トランジスタがスイッチング素子１に相当する。
ソース１４およびドレイン１５と高濃度エピタキシャル
層１６とは逆導電型であることが必要であり、したがっ
て、シリコン基板１１と高濃度エピタキシャル層１６は
同一導電型となる。
層１６とは逆導電型であることが必要であり、したがっ
て、シリコン基板１１と高濃度エピタキシャル層１６は
同一導電型となる。
実施例 ２
本実施例では第３図（ｂ）に示した高抵抗層１０の具体
例について述べる。
例について述べる。
第４図は第３図（ｂ）の高抵抗層ｉｏとして多結晶シリ
コン層（以下、ｐｏｌｙ−Ｓ ｉ層と略）を用いる場合
で、シリコン基板１１、ゲート絶縁膜１２、導電体のゲ
ート１３、ソース１４、ドレイン１５、このドレイン上
に高濃度エピタキシャル層１６を順次、第３図（ｂ）の
場合と同様に、形成し、次いで層間絶縁膜１７．素子分
離用酸化膜１８を形成してからｐｏｌｙ−８ｉ層１９を
堆積し、このｐｏｌｙ−Ｓ ｉ層１９のコンタクト部分
に高濃度不純物拡散層２０を形成する。このｐｏｌｙ−
Ｓ Ｌ層１９は、長さｌｌ１ｍ当り１０ＧΩ程度の抵抗
を与えることができるため、メモリの低電流化が可能と
なり、高性能化される。
コン層（以下、ｐｏｌｙ−Ｓ ｉ層と略）を用いる場合
で、シリコン基板１１、ゲート絶縁膜１２、導電体のゲ
ート１３、ソース１４、ドレイン１５、このドレイン上
に高濃度エピタキシャル層１６を順次、第３図（ｂ）の
場合と同様に、形成し、次いで層間絶縁膜１７．素子分
離用酸化膜１８を形成してからｐｏｌｙ−８ｉ層１９を
堆積し、このｐｏｌｙ−Ｓ ｉ層１９のコンタクト部分
に高濃度不純物拡散層２０を形成する。このｐｏｌｙ−
Ｓ Ｌ層１９は、長さｌｌ１ｍ当り１０ＧΩ程度の抵抗
を与えることができるため、メモリの低電流化が可能と
なり、高性能化される。
第５図は同じく第３図（ｂ）の高抵抗層１０としてｐｏ
ｌｙ−Ｓ ｉ層を用いるが、構造が第４図とは異なり、
第５図（ａ）に示すように、基板中に溝を形成し、この
溝内部に高抵抗層としてのｐｏｌｙ−Ｓ ｉ層を堆積し
て用いる例である。すなわち、第５図（ａ）において、
シリコン基板はｎ＋層２１上に形成した厚さ４−のｐ型
層２２から成っており、このｐ型層２２中に、ｎ＋層２
１に届くように幅、長さ共に１−１深さ４−以上の溝を
形成し、さらに、この溝内面に酸化あるいはＣＶＤ法に
より絶縁膜２３を成長させ、溝底部の絶縁膜を除去後、
ＣＶＤ法により高抵抗層としてのｐｏｌｙ−Ｓ ｉ層２
５を堆積し、このｐｏｌｙ−Ｓ ｉ層２５の表面をｎ＋
型にドープしてｎ＋層２４を形成する。
ｌｙ−Ｓ ｉ層を用いるが、構造が第４図とは異なり、
第５図（ａ）に示すように、基板中に溝を形成し、この
溝内部に高抵抗層としてのｐｏｌｙ−Ｓ ｉ層を堆積し
て用いる例である。すなわち、第５図（ａ）において、
シリコン基板はｎ＋層２１上に形成した厚さ４−のｐ型
層２２から成っており、このｐ型層２２中に、ｎ＋層２
１に届くように幅、長さ共に１−１深さ４−以上の溝を
形成し、さらに、この溝内面に酸化あるいはＣＶＤ法に
より絶縁膜２３を成長させ、溝底部の絶縁膜を除去後、
ＣＶＤ法により高抵抗層としてのｐｏｌｙ−Ｓ ｉ層２
５を堆積し、このｐｏｌｙ−Ｓ ｉ層２５の表面をｎ＋
型にドープしてｎ＋層２４を形成する。
一方、Ｐ型層２２を基板として、第５図（ｂ）に示すよ
うに、ゲート絶縁膜１２、ゲート１３、ソース１４、ド
レイン１５および高濃度エピタキシャル層１６を第３図
実施例の場合と同様に形成し、第５図（ａ）のｎ＋層２
４を、ドレイン１５と高濃度エピタキシャル層１６との
接合部に接続することにより、５−ＲＡＭセルが形成さ
れる。このようにして形成した溝内抵抗は、ｐｏｌｙ−
Ｓ Ｌ層２５の深さにより制御でき、約１０〜１００Ｇ
Ω／ｌｎｎという抵抗値を実現することができる。
うに、ゲート絶縁膜１２、ゲート１３、ソース１４、ド
レイン１５および高濃度エピタキシャル層１６を第３図
実施例の場合と同様に形成し、第５図（ａ）のｎ＋層２
４を、ドレイン１５と高濃度エピタキシャル層１６との
接合部に接続することにより、５−ＲＡＭセルが形成さ
れる。このようにして形成した溝内抵抗は、ｐｏｌｙ−
Ｓ Ｌ層２５の深さにより制御でき、約１０〜１００Ｇ
Ω／ｌｎｎという抵抗値を実現することができる。
実施例 ３
本実施例では、本発明による５−ＲＡＭセルのさらに具
体的な構成例とその製造工程とを、第６図（ａ）〜（ｄ
）に示す断面図を用いて述べる。
体的な構成例とその製造工程とを、第６図（ａ）〜（ｄ
）に示す断面図を用いて述べる。
まず、第６図（ａ）では、抵抗率１０Ω・１のシリコン
基板１１のｐ型（１００）面を１０００℃で２０分間、
乾燥酸素中で酸化し、厚さ２０ｎｍの熱酸化膜２６を成
長後、ＣＶＤ法により厚さ５０ｎｍのシリコンナイトラ
イド（以下ＳＬ、Ｎ４と略）層２７を堆積し、素子を形
成すべき領域を除いて５Ｌ３Ｎ４Ｊｉ２７を除去後、チ
ャネルストッパ用イオン打込みを行い、ｔｏｏｏ℃でウ
ェット酸化して、厚さ０．８−のフィールド酸化膜２８
およびチャネルストップ拡散層２９を形成する。
基板１１のｐ型（１００）面を１０００℃で２０分間、
乾燥酸素中で酸化し、厚さ２０ｎｍの熱酸化膜２６を成
長後、ＣＶＤ法により厚さ５０ｎｍのシリコンナイトラ
イド（以下ＳＬ、Ｎ４と略）層２７を堆積し、素子を形
成すべき領域を除いて５Ｌ３Ｎ４Ｊｉ２７を除去後、チ
ャネルストッパ用イオン打込みを行い、ｔｏｏｏ℃でウ
ェット酸化して、厚さ０．８−のフィールド酸化膜２８
およびチャネルストップ拡散層２９を形成する。
次いで、第６図（ｂ）では、Ｓｉ、Ｎ４層２７および熱
酸化膜２６を除去後、 １０００℃で１５分間、乾燥酸
素中で酸化し、厚さ１６ｎｍのゲート絶縁膜３０を成長
させた後、ＣＶＤ法で厚さ０．３７ｍのｐｏｌｙ−Ｓ
ｉ層を堆積し、ｎ＋型にドープしてゲート３１を形成し
、さらにヒ素を印加電圧６０ｋｅＶ、打込み量ｌＸｌ０
”ａｎ−”という条件でイオン打込みを行い、ＣＶＤ法
によりリン珪酸ガラス（以下ＰＳＧと略）層を０．６−
の厚さに堆積後、 １０００℃で２０分間アニールして
、ソース３２、ドレイン３３およびＰＳＧ層３４を形成
する。この時のソース３２、ドレイン３３の各領域にお
けるヒ素の表面濃度は約５Ｘ１０”ｃｍ−’、キャリア
数は約２Ｘ１０”ａｓ−’、接合深さは約０．３ｔ１ｍ
である。
酸化膜２６を除去後、 １０００℃で１５分間、乾燥酸
素中で酸化し、厚さ１６ｎｍのゲート絶縁膜３０を成長
させた後、ＣＶＤ法で厚さ０．３７ｍのｐｏｌｙ−Ｓ
ｉ層を堆積し、ｎ＋型にドープしてゲート３１を形成し
、さらにヒ素を印加電圧６０ｋｅＶ、打込み量ｌＸｌ０
”ａｎ−”という条件でイオン打込みを行い、ＣＶＤ法
によりリン珪酸ガラス（以下ＰＳＧと略）層を０．６−
の厚さに堆積後、 １０００℃で２０分間アニールして
、ソース３２、ドレイン３３およびＰＳＧ層３４を形成
する。この時のソース３２、ドレイン３３の各領域にお
けるヒ素の表面濃度は約５Ｘ１０”ｃｍ−’、キャリア
数は約２Ｘ１０”ａｓ−’、接合深さは約０．３ｔ１ｍ
である。
第６図ＣＱ）に移り、ＰＳＧ層３４上に、ＣＶＤ法によ
り、不純物を含まない５ｉ０２層より成る層間絶縁膜３
５を厚さ０．２１ｓ堆積した後、ドレイン３３の一部を
露出させＣＶＤ法によりｐｏｌｙ−Ｓ ｉ層３６を厚さ
０．４ｐ堆積し、その上に不純物を含まないＳ ｉ Ｏ
，層より成る層間絶縁膜３７を厚さ０．２４堆積。
り、不純物を含まない５ｉ０２層より成る層間絶縁膜３
５を厚さ０．２１ｓ堆積した後、ドレイン３３の一部を
露出させＣＶＤ法によりｐｏｌｙ−Ｓ ｉ層３６を厚さ
０．４ｐ堆積し、その上に不純物を含まないＳ ｉ Ｏ
，層より成る層間絶縁膜３７を厚さ０．２４堆積。
さらにドレイン３３の一部を露出させて分子線エピタキ
シャル法（以下ＭＢＥ法と略）によりドレイン３３上に
リン・イオンＰ４′の高濃度エピタキシャル層３８を成
長させる。この時のＭＢＥ法による成長条件は、基板温
度６００℃〜８００℃、成長速度約１人／ｓｅｃであっ
た。不純物添加は、不純物をイオン化しボロン・イオン
Ｂ＋のビームの形でＳｉと同時に基板に照射することに
より行った。イオン電流は２０μＡ程度であった。
シャル法（以下ＭＢＥ法と略）によりドレイン３３上に
リン・イオンＰ４′の高濃度エピタキシャル層３８を成
長させる。この時のＭＢＥ法による成長条件は、基板温
度６００℃〜８００℃、成長速度約１人／ｓｅｃであっ
た。不純物添加は、不純物をイオン化しボロン・イオン
Ｂ＋のビームの形でＳｉと同時に基板に照射することに
より行った。イオン電流は２０μＡ程度であった。
このような成長条件により、ドレイン３３上にのみ選択
的に高濃度エピタキシャル層３８を成長させることがで
きる。しかしながら、選択成長は必須ではなく、全面に
シリコン結晶を成長後１通常の加工技術を用いてパター
ニングしても良い。リン・イオンＰ＋不純物濃度は、上
記の条件でｌＸｌ０”（ｍ−’であったが、バンドが縮
退する不純物濃度、すなわちＩＸＩＯ１ｇａ＋＋’″３
以上であれば良い。また、高濃度エピタキシャル層３８
堆積後の製造工程で使用できる最高温度は約８５０℃で
ある。
的に高濃度エピタキシャル層３８を成長させることがで
きる。しかしながら、選択成長は必須ではなく、全面に
シリコン結晶を成長後１通常の加工技術を用いてパター
ニングしても良い。リン・イオンＰ＋不純物濃度は、上
記の条件でｌＸｌ０”（ｍ−’であったが、バンドが縮
退する不純物濃度、すなわちＩＸＩＯ１ｇａ＋＋’″３
以上であれば良い。また、高濃度エピタキシャル層３８
堆積後の製造工程で使用できる最高温度は約８５０℃で
ある。
さらに、第６図（ｄ）に移り、ｐｏｌｙ−Ｓ ｉ層３６
のコンタクト部分にドーピングした後、構造上に再びＣ
ＶＤ法により不純物を含まないＳｉＯ□層よりなる層間
絶縁膜３９を堆積し、さらにＰＳＧ層４０を堆積し、こ
れらの層間絶縁膜３９およびＰＳＧ層４０を８００℃で
７ニールして緻密化すると共にｐｏｌｙ−８ｉ層３６中
にｎ“拡散層４１を形成した後、コンタクト穴あけを行
い、Ｍ配線４２を形成する。
のコンタクト部分にドーピングした後、構造上に再びＣ
ＶＤ法により不純物を含まないＳｉＯ□層よりなる層間
絶縁膜３９を堆積し、さらにＰＳＧ層４０を堆積し、こ
れらの層間絶縁膜３９およびＰＳＧ層４０を８００℃で
７ニールして緻密化すると共にｐｏｌｙ−８ｉ層３６中
にｎ“拡散層４１を形成した後、コンタクト穴あけを行
い、Ｍ配線４２を形成する。
本実施例において、不純物を含まないＳｉｏ、層よりな
る層間絶縁膜３５．３７．３９を堆積する理由は。
る層間絶縁膜３５．３７．３９を堆積する理由は。
ｐｏｌｙ−Ｓ ｉ層３６中にＰＳＧ層４０から不純物が
拡散され、ｐｏｌｙ−Ｓ ｉ層３６に十分高い抵抗値を
保たせることが不可能になるためである。したがって、
これらの工程は１例えばＰＳＧ層が高抵抗層に接触しな
い構成の場合には不要であることは言うまでもない。
拡散され、ｐｏｌｙ−Ｓ ｉ層３６に十分高い抵抗値を
保たせることが不可能になるためである。したがって、
これらの工程は１例えばＰＳＧ層が高抵抗層に接触しな
い構成の場合には不要であることは言うまでもない。
以上説明したように、本発明によれば、従来、６素子必
要であった５−ＲＡＭのセルを、３素子にすることが可
能であり、したがって高集積化が実現でき、また、負性
抵抗素子のスイッチング速度は従来のトランジスタのフ
リップフロップによるスイッチング速度に比較して非常
に速いことから、メモリとしての高速化が可能であり、
したがって、高集積化と共に高速化が同時に実現できる
ことになり、本発明の効果は大きい。
要であった５−ＲＡＭのセルを、３素子にすることが可
能であり、したがって高集積化が実現でき、また、負性
抵抗素子のスイッチング速度は従来のトランジスタのフ
リップフロップによるスイッチング速度に比較して非常
に速いことから、メモリとしての高速化が可能であり、
したがって、高集積化と共に高速化が同時に実現できる
ことになり、本発明の効果は大きい。
第１図は本発明における５−ＲＡＭセルの基本回路構成
図、第２図は第１図中のノード（節）における電流・電
圧特性図、第３図（ａ）、（ｂ）は本発明の一実施例の
５−ＲＡＭセルの製造工程を示す断面図、第４図は第３
図（ｂ）中の高抵抗層の一実施例断面図、第５図（ａ）
、（ｂ）は第３図（ｂ）中の高抵抗層としてｐｏｌｙ−
Ｓ Ｌを用いる実施例の製造工程を示す断面図、第６図
（ａ）〜（ｄ）は本発明の一実施例の５−ＲＡＭセルの
具体例の製造工程を示す断面図である。 符号の説明 １・・・スイッチング素子 ２・・・抵抗素子３・・・
負性抵抗素子 ４・・・ノード（節）１０・・・高
抵抗層
図、第２図は第１図中のノード（節）における電流・電
圧特性図、第３図（ａ）、（ｂ）は本発明の一実施例の
５−ＲＡＭセルの製造工程を示す断面図、第４図は第３
図（ｂ）中の高抵抗層の一実施例断面図、第５図（ａ）
、（ｂ）は第３図（ｂ）中の高抵抗層としてｐｏｌｙ−
Ｓ Ｌを用いる実施例の製造工程を示す断面図、第６図
（ａ）〜（ｄ）は本発明の一実施例の５−ＲＡＭセルの
具体例の製造工程を示す断面図である。 符号の説明 １・・・スイッチング素子 ２・・・抵抗素子３・・・
負性抵抗素子 ４・・・ノード（節）１０・・・高
抵抗層
Claims (2)
- （１）電流対電圧特性が直線性の抵抗素子と、電流対電
圧特性が中間領域で負になる負性抵抗素子と、スイッチ
ング特性を持つトランジスタとが同一半導体基板上に形
成され、かつ、上記抵抗素子と上記負性抵抗素子とが直
列接続され、その接続部に上記トランジスタが接続され
てスタティック・ランダム・アクセス・メモリ・セルを
構成していることを特徴とする半導体装置。 - （２）前記負性抵抗素子は、トンネルダイオードである
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081321A JPS61240498A (ja) | 1985-04-18 | 1985-04-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081321A JPS61240498A (ja) | 1985-04-18 | 1985-04-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61240498A true JPS61240498A (ja) | 1986-10-25 |
Family
ID=13743133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60081321A Pending JPS61240498A (ja) | 1985-04-18 | 1985-04-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240498A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5543652A (en) * | 1992-08-10 | 1996-08-06 | Hitachi, Ltd. | Semiconductor device having a two-channel MISFET arrangement defined by I-V characteristic having a negative resistance curve and SRAM cells employing the same |
| US6310798B1 (en) | 1999-08-25 | 2001-10-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory and method for manufacture thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528509A (en) * | 1978-08-18 | 1980-02-29 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory element |
| JPS58153295A (ja) * | 1982-03-08 | 1983-09-12 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-04-18 JP JP60081321A patent/JPS61240498A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528509A (en) * | 1978-08-18 | 1980-02-29 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory element |
| JPS58153295A (ja) * | 1982-03-08 | 1983-09-12 | Toshiba Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5543652A (en) * | 1992-08-10 | 1996-08-06 | Hitachi, Ltd. | Semiconductor device having a two-channel MISFET arrangement defined by I-V characteristic having a negative resistance curve and SRAM cells employing the same |
| US6310798B1 (en) | 1999-08-25 | 2001-10-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory and method for manufacture thereof |
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