JPS61263146A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61263146A JPS61263146A JP60104615A JP10461585A JPS61263146A JP S61263146 A JPS61263146 A JP S61263146A JP 60104615 A JP60104615 A JP 60104615A JP 10461585 A JP10461585 A JP 10461585A JP S61263146 A JPS61263146 A JP S61263146A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- capacitor
- electrode
- lower electrode
- mim
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にチップ寸法の小型化を
図ったマイクロ波モノリシック集積回路装置に関する。
図ったマイクロ波モノリシック集積回路装置に関する。
近年、マイクロ波通信の分野ではマイクロ波モノリシッ
ク集積回路装置のような半導体装置の開発が盛んである
。例えば第３図ないし第５図は増幅器で例示されるマイ
クロ波モノリシック集積回路であ［、ＧａＡｓ（砒素ガ
リウム）からなる半絶縁性基板ｌ上にショットキ障壁型
のｔ界効果トランジスタ（ＦＥＴ）２を形成し、これに
整合用のマイクロストリップ線路３，４，５．６を介し
て金属−絶縁体−金属（ＭＩＭ）型キャパシタ７．８，
９゜１０に接続し、更に入力端子１１．出力端子１３゜
バイア、ス端子１２．１４および接地用電極１５゜１６
．１７に夫々接続した構成としている。
ク集積回路装置のような半導体装置の開発が盛んである
。例えば第３図ないし第５図は増幅器で例示されるマイ
クロ波モノリシック集積回路であ［、ＧａＡｓ（砒素ガ
リウム）からなる半絶縁性基板ｌ上にショットキ障壁型
のｔ界効果トランジスタ（ＦＥＴ）２を形成し、これに
整合用のマイクロストリップ線路３，４，５．６を介し
て金属−絶縁体−金属（ＭＩＭ）型キャパシタ７．８，
９゜１０に接続し、更に入力端子１１．出力端子１３゜
バイア、ス端子１２．１４および接地用電極１５゜１６
．１７に夫々接続した構成としている。
ところで、接地用電極１６．１７に接続したＭＩＭ型キ
ャパシタ８，１０は第４図にキャパシタ８で示すように
、半絶縁性基板１表面に形成した下部電極２０と、その
上に形成した誘電体膜２１およびその上に形成した上部
電極２２とで構成しており、接地する側の電極、即ち下
部電極２０を接地用電極１６に！続している。そして、
この接地用電極１６は半絶縁性基板１の裏面の接地導体
である。金属薄膜２４に接続しているが、この接続には
半絶縁性基板１を貫通する孔２３をエツチング等の技術
で形成し、その側面および裏面にスパッタ等の技術で前
記金属薄膜２４を形成し、この金属薄［２４を前記孔２
３を通して接地用電極１６に接続する所謂Ｖｉａ−ｈｏ
ｌｅ技術を用いている。
ャパシタ８，１０は第４図にキャパシタ８で示すように
、半絶縁性基板１表面に形成した下部電極２０と、その
上に形成した誘電体膜２１およびその上に形成した上部
電極２２とで構成しており、接地する側の電極、即ち下
部電極２０を接地用電極１６に！続している。そして、
この接地用電極１６は半絶縁性基板１の裏面の接地導体
である。金属薄膜２４に接続しているが、この接続には
半絶縁性基板１を貫通する孔２３をエツチング等の技術
で形成し、その側面および裏面にスパッタ等の技術で前
記金属薄膜２４を形成し、この金属薄［２４を前記孔２
３を通して接地用電極１６に接続する所謂Ｖｉａ−ｈｏ
ｌｅ技術を用いている。
上述したように従来のマイクロ波モノリシック集積回路
ではＭＩＭ型キャパシタを接地する場合に、接地すべき
電極（前例では下部’ｌ［、り２０を一旦接地用電極１
６に接続し、その上でこの接地用電＆１６下の基板に形
成した孔２３を通して裏面の金ＪｉＩｌ薄膜２４と接地
用電極１６とを接続する構成となっている。
ではＭＩＭ型キャパシタを接地する場合に、接地すべき
電極（前例では下部’ｌ［、り２０を一旦接地用電極１
６に接続し、その上でこの接地用電＆１６下の基板に形
成した孔２３を通して裏面の金ＪｉＩｌ薄膜２４と接地
用電極１６とを接続する構成となっている。
このため、第４図のように、ＭＩＭ屋キャパシタ８に隣
合って必ず接地用電極１６を配置しなければ々らず％Ｍ
ＩＭ型キャパシタが本来必要とされる面＆Ｓｂｉに接地
用電極が占有する面積（通常は１５０Ｘ１５０μｍ程度
）を加えたレイアウト面積Ｓｂ、が必要とされる。した
がって、接地すべきＭＩＭ！￥！キャパシタを多数個有
する集積回路ではチップの小型化が妨けられ、価格の低
廉化およびチップ取扱いの容易化の点で不利になること
は避けられない。
合って必ず接地用電極１６を配置しなければ々らず％Ｍ
ＩＭ型キャパシタが本来必要とされる面＆Ｓｂｉに接地
用電極が占有する面積（通常は１５０Ｘ１５０μｍ程度
）を加えたレイアウト面積Ｓｂ、が必要とされる。した
がって、接地すべきＭＩＭ！￥！キャパシタを多数個有
する集積回路ではチップの小型化が妨けられ、価格の低
廉化およびチップ取扱いの容易化の点で不利になること
は避けられない。
本発明は以上の問題点を解決するために、基板上に形成
したＭＩＭ型キャパシタの直下位置において基板に孔を
形成し、この孔を通してＭＩＭ型キャパシタの下部電極
と基板裏面の金属薄膜とを直接接続する構成としたもの
であり、接続用電極を不要とし、これにより接地するキ
ャパシタの占有面積を低減してチップの小型化を達成す
る。
したＭＩＭ型キャパシタの直下位置において基板に孔を
形成し、この孔を通してＭＩＭ型キャパシタの下部電極
と基板裏面の金属薄膜とを直接接続する構成としたもの
であり、接続用電極を不要とし、これにより接地するキ
ャパシタの占有面積を低減してチップの小型化を達成す
る。
次に本発明について図面を参照して説明する。
第１図および第２図は、本発明を前述と同様にマイクロ
波モノリシック集積回路の増幅器に適用した実施例であ
る。なお、この等価回路Ｆｉ第５図と同じであり、また
第３図および第５図と同一部分には同一符号を付してい
る。
波モノリシック集積回路の増幅器に適用した実施例であ
る。なお、この等価回路Ｆｉ第５図と同じであり、また
第３図および第５図と同一部分には同一符号を付してい
る。
第１図のように、ＧａＡｓからなる半絶縁性基板１上に
ショットキ障壁型のＦＥＴ２を形成し、整合用のマイク
ロストリップ線路３，４，５．６を通して４個のＭＩＭ
型キャパシタ７．８，９．ＩＯＫ接続している。そして
、ＭＩＭ型キャパシタ７゜８を経て入力端子１１および
バイアス端子１２に接続し、ＭＩＭ製キャパシタ９．１
（ｌ経て出力端子１３およびバイアス端子１４に接続し
ている。
ショットキ障壁型のＦＥＴ２を形成し、整合用のマイク
ロストリップ線路３，４，５．６を通して４個のＭＩＭ
型キャパシタ７．８，９．ＩＯＫ接続している。そして
、ＭＩＭ型キャパシタ７゜８を経て入力端子１１および
バイアス端子１２に接続し、ＭＩＭ製キャパシタ９．１
（ｌ経て出力端子１３およびバイアス端子１４に接続し
ている。
また、前記ＦＥＴ２のドレインは接地用電極１５を経て
接地しておル、かつ２個のＭＩＭ型キャパシタ８．１０
も夫々一方の電極を接地している。
接地しておル、かつ２個のＭＩＭ型キャパシタ８．１０
も夫々一方の電極を接地している。
第２図ＫＭＩＭｆｆｉキャパシタ８で代表して示すよう
に、キャパシタ８は半絶縁性基板ｌ上に形成した下部電
極２０と、その上に形成した誘電体膜２１およびその上
に形成した上部電極２２とで構成している。そして、前
記下部電極２０の直下の半絶縁性基板ＩＫ裏面からのエ
ツチング等によシ断面テーパ状の孔２３を形成して下部
電極２０を裏面側に農呈させ、この孔２３０鉤面ないし
基板１の車面にスパッタ法等で金属薄膜２４を形成して
下部電極２（ＨＣ直接接続させている。この金属薄膜２
４が接地導体として構成されていることは言うまでもな
い。
に、キャパシタ８は半絶縁性基板ｌ上に形成した下部電
極２０と、その上に形成した誘電体膜２１およびその上
に形成した上部電極２２とで構成している。そして、前
記下部電極２０の直下の半絶縁性基板ＩＫ裏面からのエ
ツチング等によシ断面テーパ状の孔２３を形成して下部
電極２０を裏面側に農呈させ、この孔２３０鉤面ないし
基板１の車面にスパッタ法等で金属薄膜２４を形成して
下部電極２（ＨＣ直接接続させている。この金属薄膜２
４が接地導体として構成されていることは言うまでもな
い。
なお、ＭＩＭ型キャパシタＩＯにおいても全く同じであ
り、更ＫＦＥ’Ｉ’８のドレインに接続した接地用電＆
１５においても同様に裏面の金＆薄膜２４との接続が行
なわれている。
り、更ＫＦＥ’Ｉ’８のドレインに接続した接地用電＆
１５においても同様に裏面の金＆薄膜２４との接続が行
なわれている。
以上の構成によれは、ＭＩＭ型キャパシタ８（１０も同
じ）は、下部電極２０の直下に形成された孔２３を通し
て半絶縁性基板ｌｏ＆面の金属薄膜２．４に接続されて
接地されるため、従来のような接地用電極は不要になる
。このため、第２図のように、ＭＩＭ型キャパシタ８の
面積Ｓａｌが殆んどそのまま占有面積となル、キャパシ
タ占有面積８ａｌを低減してチップの小製化を達成でき
る。
じ）は、下部電極２０の直下に形成された孔２３を通し
て半絶縁性基板ｌｏ＆面の金属薄膜２．４に接続されて
接地されるため、従来のような接地用電極は不要になる
。このため、第２図のように、ＭＩＭ型キャパシタ８の
面積Ｓａｌが殆んどそのまま占有面積となル、キャパシ
タ占有面積８ａｌを低減してチップの小製化を達成でき
る。
また、接地用電極を介さずに直接下部電極２０を金属薄
膜２４に接続しているため、基板裏面までの接続用導体
の長さも短かくなる。このためも地用導体の寄生インダ
クタンスが減少してよシ刃想的な接地が可能とされ、
＊ Ｋ ２０ ＧＨｚ以上のに高周波では特性の改善が
著しいものとなる。
膜２４に接続しているため、基板裏面までの接続用導体
の長さも短かくなる。このためも地用導体の寄生インダ
クタンスが減少してよシ刃想的な接地が可能とされ、
＊ Ｋ ２０ ＧＨｚ以上のに高周波では特性の改善が
著しいものとなる。
ここで、本発明ではＭＩＭｉキャパシタの下部電極を接
地用電極として構成しているため、基右の孔との関係か
ら少なくとも１５０ｘ１５０ｐｍ名度の寸法が必要とさ
れる。この点１通常のマイ３０波モノリシック集積回路
においてはＭＩＭ型４ヤバシタの大きさは使用周波数に
反比例し、前辺の寸法は１２ＧＨｚに相当する。したが
りて、１２ＧＨｚ以下の周波数で使用されるマイクロ波
モノリシック集積回路では全く問題はない。
地用電極として構成しているため、基右の孔との関係か
ら少なくとも１５０ｘ１５０ｐｍ名度の寸法が必要とさ
れる。この点１通常のマイ３０波モノリシック集積回路
においてはＭＩＭ型４ヤバシタの大きさは使用周波数に
反比例し、前辺の寸法は１２ＧＨｚに相当する。したが
りて、１２ＧＨｚ以下の周波数で使用されるマイクロ波
モノリシック集積回路では全く問題はない。
一方、１２ＧＨｚ以上の周波数で使用する場合にはＭＩ
Ｍ皺キャパシタの大きさは前述の寸法よりも小さいこと
が要求されることになる。しかし々がら、マイクロ波モ
ノリシック集積回路で使用されるＭＩＭ型キャパシタは
殆んどの場合ＲＦバイパスあるいはＤＣカット用であル
、容量値そのものは重要ではなく所定の容量を具備して
いれば良いという条件で使用される。したがっ艷・ＭＩ
ＭＩ Ｎ−？ヤパシタを前述のよりに構成しても
電気特性Ｉ 上の問題が生じることはない。
Ｍ皺キャパシタの大きさは前述の寸法よりも小さいこと
が要求されることになる。しかし々がら、マイクロ波モ
ノリシック集積回路で使用されるＭＩＭ型キャパシタは
殆んどの場合ＲＦバイパスあるいはＤＣカット用であル
、容量値そのものは重要ではなく所定の容量を具備して
いれば良いという条件で使用される。したがっ艷・ＭＩ
ＭＩ Ｎ−？ヤパシタを前述のよりに構成しても
電気特性Ｉ 上の問題が生じることはない。
なお、本発明ｉｊＭＩＭ型キャパシタを有する半Ｓ
導体装置の全てに適用できる。
導体装置の全てに適用できる。
１ 以上説明したように本発明はＭＩＭ型キャパ
シタの下部電極直下に形成した孔を通して接地接続して
いるので、接地用電極を不要にしてキャパシタの占有面
積を低減でき、これにょシチップの小型化を達成して価
格の低廉化および取扱いの容易化を実現できる効果があ
る。
シタの下部電極直下に形成した孔を通して接地接続して
いるので、接地用電極を不要にしてキャパシタの占有面
積を低減でき、これにょシチップの小型化を達成して価
格の低廉化および取扱いの容易化を実現できる効果があ
る。
第１−は本発明をマイクロ波モノリシック集積回路に適
用した実施例のチップレイアウト図、第２図社第１図０
Ａ−Ａ線拡大断面図、第３図は従来構成のチップレイア
ウト図、第４図は第３図０Ｂ−Ｂｌｉｌ拡犬断面図、第
５図は第１図および第３図のチップ回路の等価回路図で
ある。 １・・・・・・半絶縁性基板、２・・・・・・シ璽ット
キ障壁型ＦＥ’ｌ”、３〜６・・・・・・ｉイクロスト
リップ線路、７〜１０・・・・・・ＭＩＭ型キャパシタ
、１１・・・・・・入力端子、１２・・・・・・バイア
ス端子、１３・・・・・・出方端子、１４・・・・・・
バイアス端子、１５〜１７・・・・・・接地用電極、２
０・・・・・・下部電極、２１・・・・・・誘電体膜、
２２・・・・・・上部電極。 第７図 ＺｔＡり ： ＭＩＡ４型トヤハ゛シＺ２ ： ＦＥＴ ／：も絶緯沙１９反 ２３；Ｌ 第２図 躬３図 ７〜ｔＯ： ＭＩＭ型ヤｒバシタ Ｂ〜／７： ｊ１ｉ地Ｉ＠電極 ２ ： ＦＥｒ ／−＃絶鵜彼０１反 方４図 ％３図 ７〜１０ ： ＨＩＭ型ヤヤバジダ ／６〜／７：Ｉ姿砲用＠極 ２ ： ＦＥＴ
用した実施例のチップレイアウト図、第２図社第１図０
Ａ−Ａ線拡大断面図、第３図は従来構成のチップレイア
ウト図、第４図は第３図０Ｂ−Ｂｌｉｌ拡犬断面図、第
５図は第１図および第３図のチップ回路の等価回路図で
ある。 １・・・・・・半絶縁性基板、２・・・・・・シ璽ット
キ障壁型ＦＥ’ｌ”、３〜６・・・・・・ｉイクロスト
リップ線路、７〜１０・・・・・・ＭＩＭ型キャパシタ
、１１・・・・・・入力端子、１２・・・・・・バイア
ス端子、１３・・・・・・出方端子、１４・・・・・・
バイアス端子、１５〜１７・・・・・・接地用電極、２
０・・・・・・下部電極、２１・・・・・・誘電体膜、
２２・・・・・・上部電極。 第７図 ＺｔＡり ： ＭＩＡ４型トヤハ゛シＺ２ ： ＦＥＴ ／：も絶緯沙１９反 ２３；Ｌ 第２図 躬３図 ７〜ｔＯ： ＭＩＭ型ヤｒバシタ Ｂ〜／７： ｊ１ｉ地Ｉ＠電極 ２ ： ＦＥｒ ／−＃絶鵜彼０１反 方４図 ％３図 ７〜１０ ： ＨＩＭ型ヤヤバジダ ／６〜／７：Ｉ姿砲用＠極 ２ ： ＦＥＴ
Claims (2)
- （１）基板の表面上に下部電極、誘電体膜および上部電
極を積層してＭＩＭ型キャパシタを構成してなる半導体
装置であって、前記下部電極直下の基板に裏面側からの
孔を形成し、この孔の側面および基板裏面に形成した金
属薄膜を前記下部電極に接続したことを特徴とする半導
体装置。 - （２）基板は半絶縁性基板であり、前記ＭＩＭ型キャパ
シタおよび基板上に形成したＦＥＴとでマイクロ波モノ
リシック集積回路を構成してなる特許請求の範囲第１項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60104615A JPS61263146A (ja) | 1985-05-16 | 1985-05-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60104615A JPS61263146A (ja) | 1985-05-16 | 1985-05-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61263146A true JPS61263146A (ja) | 1986-11-21 |
Family
ID=14385343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60104615A Pending JPS61263146A (ja) | 1985-05-16 | 1985-05-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61263146A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993020590A1 (en) * | 1992-04-03 | 1993-10-14 | Teledyne Monolithic Microwave | Metal-insulator-metal capacitor around via structure |
| JP2011109074A (ja) * | 2009-10-22 | 2011-06-02 | Seiko Epson Corp | 集積回路装置及び電子機器 |
-
1985
- 1985-05-16 JP JP60104615A patent/JPS61263146A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993020590A1 (en) * | 1992-04-03 | 1993-10-14 | Teledyne Monolithic Microwave | Metal-insulator-metal capacitor around via structure |
| JP2011109074A (ja) * | 2009-10-22 | 2011-06-02 | Seiko Epson Corp | 集積回路装置及び電子機器 |
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