JPH02105701A - マイクロ波集積回路用バイアス回路 - Google Patents
マイクロ波集積回路用バイアス回路Info
- Publication number
- JPH02105701A JPH02105701A JP25972988A JP25972988A JPH02105701A JP H02105701 A JPH02105701 A JP H02105701A JP 25972988 A JP25972988 A JP 25972988A JP 25972988 A JP25972988 A JP 25972988A JP H02105701 A JPH02105701 A JP H02105701A
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- JP
- Japan
- Prior art keywords
- bias circuit
- circuit
- bias
- microwave integrated
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Microwave Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明ｔｌＧｍＡｍモノリシックマイクロ波集積回路
（以下ＧａＡｍ Ｍ！１４ＩＣと称す）のバイアス回路
パターンの小型化に関するものである。
（以下ＧａＡｍ Ｍ！１４ＩＣと称す）のバイアス回路
パターンの小型化に関するものである。
第３図は従来のＧｍＡａ ＭＭＩＣのチップパターン図
であり、ＧａＡｓＦＥＴ ｆｔ用い念マイクロ波増幅回
路がこのチップに構成されている。図において、（１）
ｔ！ＧｍＡ−基板、１２１ｉゲート端子Ｇ、ドレイン端
子り、ソース端子ＳよりなるＧ５Ａｓ電界効果トランジ
スタ（以下ＧａＡｓ ＦＥＴと称す） 、＋３１及び（
４）ハオープンスタブよりなる入力整合回路及び出力整
合回路、＋５１［インダクタ、１８１ｉキヤパシタ、（
７）及び（８）はＧａＡｓ ＦＥＴのゲート端子Ｇ及び
ドレイン端子Ｓにバイアス電圧を印加するためのゲート
バイアス端子及びドレインバイアス端子、１９１ｉキヤ
パシタ（６）全構成する高誘電率の誘電体層、（ｌＯｌ
にソース電極Ｓを裏面の接地面と導通するためのスルー
ホールである。
であり、ＧａＡｓＦＥＴ ｆｔ用い念マイクロ波増幅回
路がこのチップに構成されている。図において、（１）
ｔ！ＧｍＡ−基板、１２１ｉゲート端子Ｇ、ドレイン端
子り、ソース端子ＳよりなるＧ５Ａｓ電界効果トランジ
スタ（以下ＧａＡｓ ＦＥＴと称す） 、＋３１及び（
４）ハオープンスタブよりなる入力整合回路及び出力整
合回路、＋５１［インダクタ、１８１ｉキヤパシタ、（
７）及び（８）はＧａＡｓ ＦＥＴのゲート端子Ｇ及び
ドレイン端子Ｓにバイアス電圧を印加するためのゲート
バイアス端子及びドレインバイアス端子、１９１ｉキヤ
パシタ（６）全構成する高誘電率の誘電体層、（ｌＯｌ
にソース電極Ｓを裏面の接地面と導通するためのスルー
ホールである。
第３図に示されたＧａＡａ ＭＭＩＣチップＨＧａＡａ
基板（１）上に作られたＧａＡｓ ＦＥＴ １２１のゲ
ート端子及びドレイン端子に入力整合回路（３）及び出
力整合回路（４）が付いているので、信号入力にＧａＡ
ｓＰＥＴ １２１の入出力端で反射損失がなく増幅され
る。
基板（１）上に作られたＧａＡｓ ＦＥＴ １２１のゲ
ート端子及びドレイン端子に入力整合回路（３）及び出
力整合回路（４）が付いているので、信号入力にＧａＡ
ｓＰＥＴ １２１の入出力端で反射損失がなく増幅され
る。
従来のＧａＡｓ ＭＭＩＣｎ以上のように構成されてい
念ので、ＧａＡａ ＰＥＴのゲート端子Ｇ及びドレイン
端子りのバイアス電圧に各々独立のインダクタとキャパ
シタで構成された低域通過型フィルタのバイアス回路を
通して印加していたので、バイアス回路の形状が大きく
なり、必然的にＧ５Ａｓ ＭＭＩＧのチップ面積が大き
くなるという問題点かあつ念。
念ので、ＧａＡａ ＰＥＴのゲート端子Ｇ及びドレイン
端子りのバイアス電圧に各々独立のインダクタとキャパ
シタで構成された低域通過型フィルタのバイアス回路を
通して印加していたので、バイアス回路の形状が大きく
なり、必然的にＧ５Ａｓ ＭＭＩＧのチップ面積が大き
くなるという問題点かあつ念。
この発明は上記のような問題点を解消するためになされ
念もので、Ｇ５Ａｓ ＭＭＩＣのバイアス回路を小型化
することによって、チップ面積の小さなＧａＡｓ ＭＭ
ＩＣｆ得ることを目的とする。
念もので、Ｇ５Ａｓ ＭＭＩＣのバイアス回路を小型化
することによって、チップ面積の小さなＧａＡｓ ＭＭ
ＩＣｆ得ることを目的とする。
この発明のＧａＡｓ ＭＭＩＣ用バイアス回路は誘電率
の高い誘電体層の上部に直接インダクタのパターンを形
成して低域通過型フィルタを構成したものである。
の高い誘電体層の上部に直接インダクタのパターンを形
成して低域通過型フィルタを構成したものである。
この発明のＧａＡｍ ＭＭＩＣ用バイアス回路は誘電体
層上に形成されているインダクタに寄生するキャパシタ
ンス全有効に用いて低域通過型フィルタが作られている
。
層上に形成されているインダクタに寄生するキャパシタ
ンス全有効に用いて低域通過型フィルタが作られている
。
以下、この発明の一実施例を図について説明する。第１
図はこの発明のバイアス回路を用いたＧａＡａ ＭＭＩ
Ｃのチップパターン図を示す。図において、前記従来の
ものと同一符号に同一部分を示す。
図はこの発明のバイアス回路を用いたＧａＡａ ＭＭＩ
Ｃのチップパターン図を示す。図において、前記従来の
ものと同一符号に同一部分を示す。
図中、（Ｉｌｌｉ大きな寄生容ｉｌヲ含んだインダクタ
で構成し念この発明のバイアス回路、（１凶にインダク
タに寄生容量を含ませる念めのＧａＡａ基板上の接地金
属である。
で構成し念この発明のバイアス回路、（１凶にインダク
タに寄生容量を含ませる念めのＧａＡａ基板上の接地金
属である。
第２図はこの発明のバイアス回路（１１）の断面図で、
第１図の■−■線における断面図を示す。
第１図の■−■線における断面図を示す。
第１図及び第２図で示すこの発明のバイアス回路におい
て［ＧａＡｖ基板（１）の裏面接地金属αりとスルホー
ルα０）で導通しｆｔ ＧａＡ＠ＦＥＴ基板上の接地金
属（＋２）の上に高誘電率の薄い誘電体層（９）を形成
し、この誘電体層（９）上面にインダクタ（１１）がパ
ターン化されている。
て［ＧａＡｖ基板（１）の裏面接地金属αりとスルホー
ルα０）で導通しｆｔ ＧａＡ＠ＦＥＴ基板上の接地金
属（＋２）の上に高誘電率の薄い誘電体層（９）を形成
し、この誘電体層（９）上面にインダクタ（１１）がパ
ターン化されている。
この場合、インダクタ（１１）の電極とＧａＡａ ＦＥ
Ｔ基板上の接地金属０力の間に並列のキャパシタンスＣ
が生じる。従って、誘電体層（９）上にインダクタ（１
１）の電極パターンを形成し之この発明のバイアス回路
は、直列のインダクタンスと並列のキャパシタンスを有
することになり、低域通過型フィルタを構成している。
Ｔ基板上の接地金属０力の間に並列のキャパシタンスＣ
が生じる。従って、誘電体層（９）上にインダクタ（１
１）の電極パターンを形成し之この発明のバイアス回路
は、直列のインダクタンスと並列のキャパシタンスを有
することになり、低域通過型フィルタを構成している。
よって、従来の各々独立インダクタとキャパシタで構成
し之バイアス回路と同様、この発明のバイアス回路にバ
イアス回路としての作用（直流電圧であるバイアス電圧
を通過させ、マイクロ波信号電力を阻止させる）を果す
。
し之バイアス回路と同様、この発明のバイアス回路にバ
イアス回路としての作用（直流電圧であるバイアス電圧
を通過させ、マイクロ波信号電力を阻止させる）を果す
。
念だし、この発明のバイアス回路はインダクタを高誘電
率の誘電体層（９）上に形成し、インダクタの寄生容量
を利用して低域通過型フィルタを構成しているので、個
別のキャパシタのある従来のバイアス回路と比較して、 ω ＧａＡｓ ＭＭＩＣのチップ面積を大幅に小さくす
ることができる。
率の誘電体層（９）上に形成し、インダクタの寄生容量
を利用して低域通過型フィルタを構成しているので、個
別のキャパシタのある従来のバイアス回路と比較して、 ω ＧａＡｓ ＭＭＩＣのチップ面積を大幅に小さくす
ることができる。
■ バイアス回路の作図が容易になる。
という利点がある。
なお、上記実施例でＴ’Ｓ ＧａＡａ ＭＭＩＣ（Ｄ場
合にりい２て説明したが、 ＧａＡ・以外の半導体を用
いたＭＭｔ ｃ 。
合にりい２て説明したが、 ＧａＡ・以外の半導体を用
いたＭＭｔ ｃ 。
例えばＳＩ ＭＭＩＣでも同様の効果が得られることに
言うまでもない。
言うまでもない。
以上のようＫこの発明によれば、誘電体層上にインダク
タパターンを形成し、このインダクタンスと寄生のキャ
パシタンスによる低域通過フィルタでバイアス回路を構
成したので、マイクロ波集積回路のチップ面積を縮小す
ることができるという効果がある。
タパターンを形成し、このインダクタンスと寄生のキャ
パシタンスによる低域通過フィルタでバイアス回路を構
成したので、マイクロ波集積回路のチップ面積を縮小す
ることができるという効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例によるＧａＡａ Ｍ？ｖｉ
ＩＣのチップパターン図、第２図は第１図の■−■線に
おけるバイアス回路の断面図、第３図は従来のＧｍＡｓ
ＭＭＩＣのチ゛ンプパターン図である。 図において、Ｉｌｌ Ｔ’Ｓ ＧｍＡｍ基板、１２１１
’ＣＧｓＡａ ＦＥＴ 。 （３）は入力整合回路、ｔ４１ｄ出力整出力路、ｔ５１
１！インダクタ、１８１Ｈキヤパシタ、（７１［ゲート
バイアス端子、＋８）ｕドレインバイアス端子、（９１
１！誘電体層、（１０１はスルーホール、（■）にバイ
アス回路、（Ｉ２１にＧ自Ａ−基板上の接地金属、（１
３は裏面接地金属である。 なお、図中、同一符号に同一 またに相当部分を示す。
ＩＣのチップパターン図、第２図は第１図の■−■線に
おけるバイアス回路の断面図、第３図は従来のＧｍＡｓ
ＭＭＩＣのチ゛ンプパターン図である。 図において、Ｉｌｌ Ｔ’Ｓ ＧｍＡｍ基板、１２１１
’ＣＧｓＡａ ＦＥＴ 。 （３）は入力整合回路、ｔ４１ｄ出力整出力路、ｔ５１
１！インダクタ、１８１Ｈキヤパシタ、（７１［ゲート
バイアス端子、＋８）ｕドレインバイアス端子、（９１
１！誘電体層、（１０１はスルーホール、（■）にバイ
アス回路、（Ｉ２１にＧ自Ａ−基板上の接地金属、（１
３は裏面接地金属である。 なお、図中、同一符号に同一 またに相当部分を示す。
Claims (1)
- 半導体基板上の誘電体層にインダクタのパターンを形
成し、そのインダクタンスと寄生のキャパシタンスによ
り低域通過型フィルタを構成したことを特徴とするマイ
クロ波集積回路用バイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25972988A JPH02105701A (ja) | 1988-10-14 | 1988-10-14 | マイクロ波集積回路用バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25972988A JPH02105701A (ja) | 1988-10-14 | 1988-10-14 | マイクロ波集積回路用バイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105701A true JPH02105701A (ja) | 1990-04-18 |
Family
ID=17338132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25972988A Pending JPH02105701A (ja) | 1988-10-14 | 1988-10-14 | マイクロ波集積回路用バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105701A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999063656A1 (en) * | 1998-06-04 | 1999-12-09 | Analog Devices, Inc. | Low noise amplifier |
-
1988
- 1988-10-14 JP JP25972988A patent/JPH02105701A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999063656A1 (en) * | 1998-06-04 | 1999-12-09 | Analog Devices, Inc. | Low noise amplifier |
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