JPS61269743A - デバグ方式 - Google Patents
デバグ方式Info
- Publication number
- JPS61269743A JPS61269743A JP60110549A JP11054985A JPS61269743A JP S61269743 A JPS61269743 A JP S61269743A JP 60110549 A JP60110549 A JP 60110549A JP 11054985 A JP11054985 A JP 11054985A JP S61269743 A JPS61269743 A JP S61269743A
- Authority
- JP
- Japan
- Prior art keywords
- data
- comparison
- circuit
- instruction
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置におけるハードウェア。
ソフトウェアのデバグ方式に関する。
従来データ処理装置においてハードウェア、ソフトウェ
アのデバグを行うに際してデータ採取のために種々のト
レース方式が考えられている。例えば命令アドレスの一
致を検出してソフトウェアに割込みを発生させ、割込み
処理プログラムがその時点のデータを採取する方式があ
る。
アのデバグを行うに際してデータ採取のために種々のト
レース方式が考えられている。例えば命令アドレスの一
致を検出してソフトウェアに割込みを発生させ、割込み
処理プログラムがその時点のデータを採取する方式があ
る。
上述した従来のデバグ方式では、比較アドレスのソフト
ウェア命令に到るまでの命令シーケンス。
ウェア命令に到るまでの命令シーケンス。
マイクロプログラムシーケンス、その他のハードウェア
の条件等を指定することが出来ないという欠点がある。
の条件等を指定することが出来ないという欠点がある。
したがって、例えば第４図に示すような命令シーケンス
がある場合に、Ｄ命令実行後のデータを採取する場合、
Ａ −Ｂ→Ｃ→Ｄと実行された場合のデータを採取しよ
うとしても、Ａ −Ｅ −Ｃ−ＤあるいはＦ −Ｄと実
行された場合も区別出来ず、データ採取ができないとい
う問題点がある。
がある場合に、Ｄ命令実行後のデータを採取する場合、
Ａ −Ｂ→Ｃ→Ｄと実行された場合のデータを採取しよ
うとしても、Ａ −Ｅ −Ｃ−ＤあるいはＦ −Ｄと実
行された場合も区別出来ず、データ採取ができないとい
う問題点がある。
本発明の目的は、上述のような問題点を改善したデバグ
方式を提供することにある。
方式を提供することにある。
本発明は、マイクロプログラム制御によるデータ処理装
置におけるデバグ方式において、複数種類の比較データ
およびこれら比較データの種類を示すコードおよび前記
比較データが最後のデータか否かを示すビットを蓄える
記憶手段と、前記データ処理装置から送られる複数種類
の内部データを入力し、前記記憶手段から送られる前記
比較データの種類を示すコードにより示された前記内部
データを選択出力する選択手段と、前記選択手段の出力
と前記記憶手段の指示した比較データを比較する比較手
段と、 比較結果が一致した場合、その比較データが最後のデー
タか否かを示すビットを判断し、最後の比較データでな
ければ前記記憶手段の次の読出し位置の読出しを指示し
、読出されたコードで示される前記選択手段からの内部
データと読出された比較データとの比較を続行し、読出
されたビットが最後の比較データを示す場合はシーケン
スチェック信号を出力する制御手段と、 マイクロ命令の指示により前記記憶手段の読出し位置を
初期化する手段と、 前記シーケンスチェック信号によりソフトウェアに割込
みを発生させる手段と、 から成ることを特徴としている。
置におけるデバグ方式において、複数種類の比較データ
およびこれら比較データの種類を示すコードおよび前記
比較データが最後のデータか否かを示すビットを蓄える
記憶手段と、前記データ処理装置から送られる複数種類
の内部データを入力し、前記記憶手段から送られる前記
比較データの種類を示すコードにより示された前記内部
データを選択出力する選択手段と、前記選択手段の出力
と前記記憶手段の指示した比較データを比較する比較手
段と、 比較結果が一致した場合、その比較データが最後のデー
タか否かを示すビットを判断し、最後の比較データでな
ければ前記記憶手段の次の読出し位置の読出しを指示し
、読出されたコードで示される前記選択手段からの内部
データと読出された比較データとの比較を続行し、読出
されたビットが最後の比較データを示す場合はシーケン
スチェック信号を出力する制御手段と、 マイクロ命令の指示により前記記憶手段の読出し位置を
初期化する手段と、 前記シーケンスチェック信号によりソフトウェアに割込
みを発生させる手段と、 から成ることを特徴としている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
データ処理装置１は、マイクロプログラムにより制御さ
れ、制御に従って用いられるオペランドアクセスアドレ
ス値、マイクロプログラムのシーケンスを示すマイクロ
命令アドレスおよびソフトウェア命令の命令コードを送
出する様に構成されている。
れ、制御に従って用いられるオペランドアクセスアドレ
ス値、マイクロプログラムのシーケンスを示すマイクロ
命令アドレスおよびソフトウェア命令の命令コードを送
出する様に構成されている。
記憶回路２は、データ処理装置１から送出される３種の
データのいづれのデータを比較対象とするかを示す選択
コードおよび比較するための比較データを蓄えており、
選択コードは選択回路３へ、比較データは比較回路４へ
送られる。また記憶回路２の各ワードにはそのワードの
選択コードおよび比較データが最後のデータか否かを示
す制御ビットが設けられており、その制御ビットは制御
回路５へ送られる。
データのいづれのデータを比較対象とするかを示す選択
コードおよび比較するための比較データを蓄えており、
選択コードは選択回路３へ、比較データは比較回路４へ
送られる。また記憶回路２の各ワードにはそのワードの
選択コードおよび比較データが最後のデータか否かを示
す制御ビットが設けられており、その制御ビットは制御
回路５へ送られる。
選択回路３は、データ処理装置１から送られたオペラン
ドアクセスアドレス値、マイクロ命令アドレス、ソフト
ウェア命令コードの３種類のデータを入力し、記憶回路
２の選択コードにより示されるデータを選択出力し比較
回路４へ送出する。
ドアクセスアドレス値、マイクロ命令アドレス、ソフト
ウェア命令コードの３種類のデータを入力し、記憶回路
２の選択コードにより示されるデータを選択出力し比較
回路４へ送出する。
比較回路４は、選択回路３からのデータおよび記憶回路
２の比較データを入力して比較し、比較結果を出力し、
制御回路５に送出する。
２の比較データを入力して比較し、比較結果を出力し、
制御回路５に送出する。
制御回路５は、比較回路４から一致信号が送られて来る
と、記憶回路２の制御ビットが最終のワードを示してい
なければレジスタ７に対し次のワードを示す様、更新信
号を出力する。また制御ビットが最終のワードであるこ
とを示していると、割込み発生回路８に対しシーケンス
チェック信号を出力しソフトウェアの割込み発生を指示
すると共にレジスタ７に対しクリア指示を出し、記憶回
路２の先頭のワードを示す様にする。
と、記憶回路２の制御ビットが最終のワードを示してい
なければレジスタ７に対し次のワードを示す様、更新信
号を出力する。また制御ビットが最終のワードであるこ
とを示していると、割込み発生回路８に対しシーケンス
チェック信号を出力しソフトウェアの割込み発生を指示
すると共にレジスタ７に対しクリア指示を出し、記憶回
路２の先頭のワードを示す様にする。
デコーダ６は、データ処理装置１のマイクロ命令をデコ
ードし、レジスタ７のクリアを行うマイクロ命令が実行
されるとレジスタ７に対しクリア指示を出す。
ードし、レジスタ７のクリアを行うマイクロ命令が実行
されるとレジスタ７に対しクリア指示を出す。
レジスタ７は、記憶回路２のワードを示すアドレスを蓄
え、デコーダ６および制御回路５により制御される。デ
コーダ６の制御により記憶回路の読出し位置を初期化す
る。
え、デコーダ６および制御回路５により制御される。デ
コーダ６の制御により記憶回路の読出し位置を初期化す
る。
割込み発生回路８は、制御回路５からの指示信号により
ソフトウェアに割込みを発生し、デバグ割込み処理プロ
グラムを起動させる制御を行う。
ソフトウェアに割込みを発生し、デバグ割込み処理プロ
グラムを起動させる制御を行う。
次に本発明の動作について、第２図に示すような処理を
例にとり順を追って説明する。第２図のシーケンスにお
いてＡ→Ｄ−４Ｅ −Ｂはソフトウェア命令のシーケン
スを示し、Ｂ！−Ｂ２−８３はＢ命令におけるマイクロ
命令シーケンスを示している。
例にとり順を追って説明する。第２図のシーケンスにお
いてＡ→Ｄ−４Ｅ −Ｂはソフトウェア命令のシーケン
スを示し、Ｂ！−Ｂ２−８３はＢ命令におけるマイクロ
命令シーケンスを示している。
ここで、割込みを発生させる場所の条件が次の様な場合
を考える。ソフトウェア命令がＡ命令−り命令−Ｂ命令
−Ｂ命令の順で出現し、Ｂ命令でＣ番地のオペランドを
アクセスした後、８３番地のマイクロ命令アドレスを実
行した時に割込みを起こす。
を考える。ソフトウェア命令がＡ命令−り命令−Ｂ命令
−Ｂ命令の順で出現し、Ｂ命令でＣ番地のオペランドを
アクセスした後、８３番地のマイクロ命令アドレスを実
行した時に割込みを起こす。
このとき記憶回路２には第３図に示す様なデータ、すな
わち選択コード、比較データ、制御ビットをあらかじめ
格納しておくことになる。選択コードおよび制御ビット
の意味は第１表および第２表に示す通りである。
わち選択コード、比較データ、制御ビットをあらかじめ
格納しておくことになる。選択コードおよび制御ビット
の意味は第１表および第２表に示す通りである。
第１表
第２表
Ａ命令が実行される際、データ処理装置１からは、制御
に従って用いられるオペランドアクセスアドレス値、マ
イクロプログラムのシーケンスを示すマイクロ命令アド
レスおよびソフトウェア命令の命令コード“Ａ”が選択
回路３に入力される。
に従って用いられるオペランドアクセスアドレス値、マ
イクロプログラムのシーケンスを示すマイクロ命令アド
レスおよびソフトウェア命令の命令コード“Ａ”が選択
回路３に入力される。
選択回路には、さらに記憶回路２から先頭のワードに格
納されている選択コード“ＯＯ″が入力され、選択回路
はこの選択−ドに従ってソフトウェア命令ニード゛Ａ”
を選択して比較回路４に出力する。記憶回路２は、さら
に、５Ｉｃ頭のワードに格納されている比較データ′Ａ
”を比較回路４に出力する。
納されている選択コード“ＯＯ″が入力され、選択回路
はこの選択−ドに従ってソフトウェア命令ニード゛Ａ”
を選択して比較回路４に出力する。記憶回路２は、さら
に、５Ｉｃ頭のワードに格納されている比較データ′Ａ
”を比較回路４に出力する。
比較回路４では、記憶回路２からの比較データ″Ａ″と
選択回路３からのデータ“Ａ”とを比較し、この場合に
は一致しているから一致信号を出力し、制御回路５に送
る。制御回路では、比較回路４から一致信号が送られて
くると、記憶回路２の制御ビット（この場合“０”）が
最終のワードを示していないので、レジスタ７に更新信
号を送り次のワードを示す様にする。
選択回路３からのデータ“Ａ”とを比較し、この場合に
は一致しているから一致信号を出力し、制御回路５に送
る。制御回路では、比較回路４から一致信号が送られて
くると、記憶回路２の制御ビット（この場合“０”）が
最終のワードを示していないので、レジスタ７に更新信
号を送り次のワードを示す様にする。
次にＢ命令が実１イされるとデータ処理装置１からはソ
フトウェア命令コード“Ｄ”が出力され、前述と同様の
パスを通じて比較回路４に、記憶回路２がら送られた比
較データ“Ｂ”と共に入力される。このとき比較結果は
不一致となり制御回路５、レジスタ７は動作しない。
フトウェア命令コード“Ｄ”が出力され、前述と同様の
パスを通じて比較回路４に、記憶回路２がら送られた比
較データ“Ｂ”と共に入力される。このとき比較結果は
不一致となり制御回路５、レジスタ７は動作しない。
次のＢ命令もＢ命令の場合と同様である。
さらにＢ命令が実行されると比較回路４で再び一致信号
が送出され、制御回路５によりレジスタ７が更新され次
のワードのデータが出力される。
が送出され、制御回路５によりレジスタ７が更新され次
のワードのデータが出力される。
この様に処理が進みＢ命令の中のマイクロ命令アドレス
Ｂ２においてオペランドアドレス″Ｃ″の一致、さらに
アドレスＢ３においてマイクロ命令アドレス″Ｂ３ ”
の一致が検出される。このとき記憶回路２から出力され
ているワードの制御ビットは“ｌ”であり、従って制御
回路５からは割込み発生回路８に対しシーケンスチェッ
ク信号が出力され割込み発生指示が出される。割込み発
生回路８は、この指示により割込みを発生し実行中のソ
フトウェア命令終了後、デバグ割込み処理プログラムを
起動させる。
Ｂ２においてオペランドアドレス″Ｃ″の一致、さらに
アドレスＢ３においてマイクロ命令アドレス″Ｂ３ ”
の一致が検出される。このとき記憶回路２から出力され
ているワードの制御ビットは“ｌ”であり、従って制御
回路５からは割込み発生回路８に対しシーケンスチェッ
ク信号が出力され割込み発生指示が出される。割込み発
生回路８は、この指示により割込みを発生し実行中のソ
フトウェア命令終了後、デバグ割込み処理プログラムを
起動させる。
割込み処理プログラムは、デバグに必要な各種のデータ
を採取し、さらに必要に応じて元のプログラムに復帰さ
せて動作を継続させることによりさらに別の箇所で前述
の条件を満たすシーケンスがあれば同様にしてデータが
採取できる。
を採取し、さらに必要に応じて元のプログラムに復帰さ
せて動作を継続させることによりさらに別の箇所で前述
の条件を満たすシーケンスがあれば同様にしてデータが
採取できる。
この様に複雑な条件のシーケンスでも記憶回路２へ条件
を満たすデータを格納しておくことにより容易に選択し
てデバグに必要なデータを得ることが可能となる。
を満たすデータを格納しておくことにより容易に選択し
てデバグに必要なデータを得ることが可能となる。
以上・本発明の一実施例を説明したが、本発明はこの実
施例にのみ限定されるものではなく・本発明の範囲内で
種々の変形、変更が可能なことは勿論である。
施例にのみ限定されるものではなく・本発明の範囲内で
種々の変形、変更が可能なことは勿論である。
以上説明したように本発明は、データ処理装置から得ら
れる各種データをあらかじめ用意した比較データと比較
し、一致する毎に比較データを順次更新して最後の比較
データとの間で一致が検出されたときに割込みを発生さ
せることにより、複雑な条件を持つシーケンスでのデバ
グを容易にする効果がある。
れる各種データをあらかじめ用意した比較データと比較
し、一致する毎に比較データを順次更新して最後の比較
データとの間で一致が検出されたときに割込みを発生さ
せることにより、複雑な条件を持つシーケンスでのデバ
グを容易にする効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例の動作説明のだめのソフトウェア命令フロー
およびマイクロ命令を示す図、 第３図は第１図の記憶回路のビット構成を示す図・ 第４図は従来方式の問題点を説明するためにソフトウェ
ア命令フローを示す図である。 １・・・・≠−タ処理装置 ２・・・・記憶回路 ３・・・・選択回路 ４・・・・比較回路 ５・・・・制御回路 ６・・・・デコーダ ７・・・・レジスタ ８・・・・割込み発生回路
図の実施例の動作説明のだめのソフトウェア命令フロー
およびマイクロ命令を示す図、 第３図は第１図の記憶回路のビット構成を示す図・ 第４図は従来方式の問題点を説明するためにソフトウェ
ア命令フローを示す図である。 １・・・・≠−タ処理装置 ２・・・・記憶回路 ３・・・・選択回路 ４・・・・比較回路 ５・・・・制御回路 ６・・・・デコーダ ７・・・・レジスタ ８・・・・割込み発生回路
Claims (1)
- （１）マイクロプログラム制御によるデータ処理装置に
おけるデバグ方式において、 複数種類の比較データおよびこれら比較データの種類を
示すコードおよび前記比較データが最後のデータか否か
を示すビットを蓄える記憶手段と、前記データ処理装置
から送られる複数種類の内部データを入力し、前記記憶
手段から送られる前記比較データの種類を示すコードに
より示された前記内部データを選択出力する選択手段と
、前記選択手段の出力と前記記憶手段の指示した比較デ
ータを比較する比較手段と、 比較結果が一致した場合、その比較データが最後のデー
タか否かを示すビットを判断し、最後の比較データでな
ければ前記記憶手段の次の読出し位置の読出しを指示し
、読出されたコードで示される前記選択手段からの内部
データと読出された比較データとの比較を続行し、読出
されたビットが最後の比較データを示す場合はシーケン
スチェック信号を出力する制御手段と、 マイクロ命令の指示により前記記憶手段の読出し位置を
初期化する手段と、 前記シーケンスチェック信号によりソフトウェアに割込
みを発生させる手段と、 から成ることを特徴とするデバグ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110549A JPS61269743A (ja) | 1985-05-24 | 1985-05-24 | デバグ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110549A JPS61269743A (ja) | 1985-05-24 | 1985-05-24 | デバグ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269743A true JPS61269743A (ja) | 1986-11-29 |
Family
ID=14538637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110549A Pending JPS61269743A (ja) | 1985-05-24 | 1985-05-24 | デバグ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269743A (ja) |
-
1985
- 1985-05-24 JP JP60110549A patent/JPS61269743A/ja active Pending
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