JPS6142047A - アドレスレジスタ用集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、情報処理装置における記憶装置のアドレスレ
ジスタ用集積回路に関する。

（従来技術） 情報処理装置において使用される記憶装置はその読み書
きのデータ幅は、演算処理装置のデータ処理幅及びシス
テムの必要総データ量等によって種々の幅を持つ。一般
には、中小型では４Ｂ（バイト）、大屋では８Ｂである
。記憶装置での読み書き幅及びプロセッサ等とのインタ
フェース上では、４Ｂから８Ｂの幅を持つが、記憶装置
へのアクセスアドレスとしては、４Ｂ又は８Ｂのいづれ
のバイトかを示すバイトアドレス付で送られてくること
がある（バイトアドレスを含めてパリティチェックがな
されている）。

第１図は記憶装置に送信されてくるアドレス情報の分割
例を示す図である。本例では、記憶素子として６４にワ
ードのダイナミックＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓ
ｓ　Ｍｅｍｏｒｙ）を使用している場合で、ローアドレ
ス、カラムアドレスは記憶素子アドレスを示す。カード
選択、チップ選択は記憶素子をワード方向に増やした時
に使用される。第１図ケース１では、記憶装置の読み書
き幅がバイト単位である場合、ケース２．ケー３は各々
４Ｂ。

８Ｂの場合である。更らにケース４は、記憶装置の総合
データ転送量を増加したい場合、見掛けのサイクルタイ
ムを向上させる方法としてインタリーブ動作を行うこと
があるが、本例は２ウエイインタリーブを実施した場合
の例である。第１図で示したように記憶装置の読みＩＩ
ＥＦき幅に応じて、記憶装置で実質的に使用するアドレ
スビットは種々異なる。

第２図は従来の記憶装置のアドレスレジスタ用集積回路
の一例の構成を示すブロック図である。

第２図において１は選択回路、２はアドレスレジスタ（
０）、３はアドレスレジスタ（１）、４は加算器を示す
。第２図に示したアドレスレジスタ回路は次のように動
作する。プロセッサからのアドレス情報Ａｘｘ　は選択
回！３１により選択され、アドレスレジスタ（０）２又
はアドレスレジスタ（１）　３　Ｋ送られる。本アドレ
スレジスタ回路を持つ記憶装置は基本的に２ウエイのイ
ンタリーブを可能とするため、アドレスレジスタを２組
持つ。更らに、本記憶装置では、１つの記憶装置へのリ
クエストで４Ｂの読み書きが基本となっている。又動作
モードによっては１つのリクエストに対し送られてきた
アドレスから連続した１６Ｂを４Ｂ４回転送を行うこと
によって可能としている。

この場合アドレスは第１図ケース４のような構成となっ
ており、バイト選択、バンク選択を含めアドレスレジス
タに保持されるが、記憶部で使用するのはこれらアドレ
スを除いたものでめる。プロセッサから送られてきたア
ドレス人を、アドレスレジスタ（０）２及びアドレスレ
ジスタ（１）　３　Ｋ保持し、まづ最初の４Ｂをバンク
０から茂み書きする。

次にインタリーブ動作によって、バンク１から久４Ｂを
読み書きする。次の４Ｂ８読み出すＫはアドレスレジス
タ（１）３の内容のバイト及びバンクアドレスを除いた
アドレスを＋１番地したアドレスが必要となる。そのた
めに加算器４が用意されており、加算器４の出力にＡ＋
１誉地が生成される。

Ａ＋１番地は選択回路１を経由し該アドレスレジスタの
入力に与えられる。人＋１番地はアドレスレジスタ（０
）２及びアドレスレジスタ（１）　３　Ｋ保持され、イ
ンタリーブ動作により３番目、４番目の４Ｂが読み書き
される。

本動作は４Ｂデ一タ幅２ウェイインタリーブを基本とし
て、１６Ｂと読み書きすることを考えたが、バイト幅は
１バイト幅でもよいし２バイト幅でも８バイト幅でもよ
い。従って、Ａ＋１９地を生成するアドレスのビット幅
はその記憶装置の構成によって異なってくる。

現在ＬＳＩ化が急速に拡大している中で、このように種
々の記憶装置のアドレス回路をＬＳＩ化しようとすると
、記憶装置毎に個別にＬＳＩを開発する必要があり、共
用することが困蛾となって効率的ではないという間趙が
ある。

（発明の目的） 本発明の目的は、記憶装置ａ毎に集積化したアドレス系
回路を作らなければならないという問題を解決し、１品
種で多数の記憶装置に適用可能な汎用性のあるアドレス
レジスタ用集積回路を提供することにある。

（発明の構成） 本発明のアドレスレジスタ用集積回路は、外部入力アド
レス情報を保持するための複数組からなるアドレスレジ
スタと、該複数組のアドレスレジスタのうちの１組の内
容の外部入力アドレス情報を＋１番地したアドレス情報
を生成するための加算器と、該加算器から生成された＋
１番地したアドレス情報と前記外部入力アドレス情報と
を選択して前記複数組からなるアドレスレジスタに再設
定するための第１の選択回路と、前記複数組のアドレス
レジスタのうちの１組の各ビット単位に外部入力端子か
らの情報か当該ビットより下位のアドレスビットからの
桁上げ情報かを選択入力するための第２の選択回路と、
制御情報により前記アドレスビットの任意のビットを選
択するためのビット選択回路とを含み、かつ前記回路を
同一基板上に収容したことから構成される。

（実施例） 以下、本発明の実施例について図面を参照して説明する
。

第３図は本発明の一実施例の構成を示すブロック図、第
４図はその部分詳細回路図である。

本実施例は、外部入力アドレス情報２００を保持するた
めのバンク（０）アドレスレジスタ２１及びバンク（１
）アドレスレジスタ２２と、バンク（１）アドレスレジ
スタ２２の内容のアドレス情報を＋１番地したアドレス
情報２０７を生成するための加算器２４と、この加算器
２４から生成された＋１番地したアドレス情報２０７と
前記外部入力アドレス情報２００とを選択してバンク（
０）アドレスレジスタ２１及びバンク（１）アドレスレ
ジスタ２２に再設定するための第１の選択回路としての
アドレス情報選択回路２０と、バンク（１）アドレスレ
ジスタの各ビット単位に外部入力端子からの情報２０６
か当該ビットより下位のアドレスビットからの桁上げ情
報２０４かを選択入力するためのｊ１２の選択回路とし
ての桁上げ情報選択回路２３と、制御情報２０９により
前記アドレスビットの任意のビットを選択するためのビ
ット選択回路２５とを含み、かつ前記回路を同一基板上
に収容したことから構成される。なお、第３図において
２０３　、２０４はそれぞれバンク（０）アドレスレジ
スタ２１及びバンク（１）アドレスレジスタ２２の出力
情報である。

次に１本実施例の動作について説明する。

プロセッサからの外部入力アドレス情報人（バイト及び
バンクアドレスを含む）２００を介してアドレス情報選
択回路２０に送られる。記憶装置のサイクルの始めでは
、アドレス情報選択回路２０は、アドレス情報Ａ２００
を選択しており、プロセッサからのアドレス情報Ａ２０
０はバンク（０）アドレスレジスタ２１及びバンク（１
）アドレスレジスタ２２に保持される。バンク（１）ア
ドレスレジスタ２２のアドレス情報人２００はレジスタ
出力情報２０３として加算器２４８Ｃ送られる。

今アドレスの構成が第１図ケース４の場合を考えてみる
。アドレスレジスタの３バイト目にはＡ１６５Ａ２３と
ＰＯ２が保持されている。この中で記憶部に必要なアド
レスは人２０以降の上位ビットであり、ムク１〜人２３
とＰＯ２はパリティチェックに使用される。

第４図は、Ａ２３〜人２０のレジスタ部と、加算器と、
桁上信号選択回路とビット選択回路の詳細を示す回路図
である。同図において、４１〜４４はそれぞれアドレス
情報４０１〜４０４が入力されその出力情報４０５〜４
０８を出力する、バンク（１）アドレスレジスタ２２の
下位４ビツトを示している。４５〜４８は加算器で、各
入出力の論理関係は、Ｄ＝Ｂ−Ｃ（論理積）、Ｓ＝Ｂ■
Ｃ（排他的論理和）である。４９〜５２は桁上げ情報選
択回路を示し、ビット選択回路５３で選択されたところ
のみが下位からの桁上げ情報の代りに外部入力端子から
の情報４２１が選択しそれぞれ出力情報４１７〜４２０
として加算器４５〜４８へ出力する。

ここで、アドレス構成を第４図ケース４に示す場合につ
いて考えることにする。アドレスの下位２ビツトはバイ
ト選択であり、その上位１ビツトはバンク選択であり、
記憶部でのアクセスには必要がない。連続して１６Ｂを
読み出す場合、サイクルの開始時点でバンクｔＯ）アド
レスレジスタ２１、バンク（１）アドレス２２にアドレ
スを保持し、インタリーブ動作によってバンク（０）か
ら４Ｂ、バンク（１）から４Ｂを読み出す。その後バイ
ト及びバンクアドレスを除いたアドレスについて＋１番
地したアドレス情報４１３〜４１６を生成し、当該アド
レスヲ再ヒハンク（０）アドレスレジスタ２１．バンク
（１）アドレスレジスタ２２に保持し、同様に４Ｂづつ
読み出すことで、プロセッサから送られてキ九アドレス
情報から連続したｉ６Ｂを読み出ｔことができる。この
場合、下位３ビツトは＋１の加算から除く必要がある。

このために、第４図において、ビット選択回路５３は桁
上信号選択口ＪＩ３４９を選択するよう選択信号４２２
のみを論理１とする。桁上信号選択回路４９〜５２は、
制御情報４２６〜４２８によるビット選択回路５３から
の選択信号４２２〜４２５がそれぞれ論理１のとき外部
入力端子からの情報４２１を選択するよつに構成されて
いる。外部入力端子からの情報４２１を論Ｊｌｌｌと設
定すれば、加算器４５はアドレスレジスタ４１の出力に
＋１１番口たアドレス情報４１３と桁上げ情報４０９を
出力する。桁上げ情報４０９は上位のビットに接続され
ている。また＋１１番口たアドレス情報４１３は第３図
に示すアドレス情報選択回路２０に送られ、このときに
は、選択信号としてはＡ＋１のアドレス情報を選択する
。この結果新しいアドレスレジスタにセットされる。

アドレス情報の構成がバイト選択１ビツト、バンク選択
１ビツトのような構成の場合には、下位から３ビツト目
のアドレス以降九ついて＋１１番口生成してやればよい
。このときには、ビット選択回路５３は選択信号４２３
を論理１とすることになる。ビット選択回路５３は３人
力のデコーダで実現できることは明らかである。

また本回路をＬＳＩ化した場合、バイト単位に構成すれ
ば本回路を縦続接続して外部入力端子からの情報４２１
として、下位バイトからの桁上信号を入力してやればよ
い。

以上、説明したように本実施例によれば、データ幅が異
る記憶装置を従来のようにそれぞれ異るアドレス系回路
を設けることなく、一つのアドレスレジスタ用集積回路
でもって処理することができる。

（発明の効果） 以上、詳細説明したように５本発明によれば、簡単な回
路と制御情報を設けることで汎用性のあるＬＳＩ化に適
したアドレスレジスタ用集積回路が得られる。

【図面の簡単な説明】

８１ｇ４はアドレスの分割構成例を示す図、坏２図は従
来のアドレス用集積回路の一例の１＃成を示すブロック
図、第３図は本光明の−ＳＡ施例の構成を示すブロック
図、Ｍ４図はその部分詳細回路図である。 １・・・・・・選択回路、２・・・・・・アドレスレジ
スタ（０）、３・・・・・・アドレスレジスタ（１１，
４・・・・・・加算器、２０・・・・・・アドレス情報
選択回路、２１−・・・・バンク（０）アドレスレジス
タ、２２・・・・・・パンク鬼リアドレスレジスタ、２
３・−一・桁上げ情報選択回路、２４・・・・・・加算
器、２５・・・・・・ビット選択回路、４１〜４４・・
・−パンク（１）アドレスレジスタの下位４ビツト、４
５〜４８・・・・・・加算器、４９〜５２・・・・・・
桁上げ情報選択回路、５３・・・・−ビット選択回路、
２００・・・・・・外部入力アドレス情報、２０４・・
・・・・桁上げ情報、２０６・・・・・・外部入力端子
からの情報、２０７・・・・・・＋１′４地したアドレ
ス情報、２０９・・・・・・制御情報、４０９〜４１２
・・・・−桁上は情報、４１３〜４１６・−−−−＋１
１番口たアドレス情報、４２１・・・・・・外部入力端
子からの情報、４２６〜４２８・・・・・・制御情報。 ／””−＝ 代ｊ人　弁理士　　内　原　　　晋（ ゛・−４ ’＞ｎｎ− ａど ケース　ｌ　　　　　り一ス２　　　　ケース８　　　
　ケース４ｚ　７　図

Claims (1)

【特許請求の範囲】
1. 外部入力アドレス情報を保持するための複数組からなる
   アドレスレジスタと、該複数組のアドレスレジスタのう
   ちの１組の内容のアドレス情報を＋１番地したアドレス
   情報を生成するための加算器と、該加算器から生成され
   た＋１番地したアドレス情報と前記外部入力アドレス情
   報とを選択して前記複数組からなるアドレスレジスタに
   再設定するための第１の選択回路と、前記複数組のアド
   レスレジスタのうちの１組の各ビット単位に外部入力端
   子からの情報か当該ビットより下位のアドレスビットか
   らの桁上げ情報かを選択入力するための第２の選択回路
   と、制御情報により前記アドレスビットの任意のビット
   を選択するためのビット選択回路とを含み、かつ前記回
   路を同一基板上に収容したことを特徴とするアドレスレ
   ジスタ用集積回路。