JPS61501112A - 航空機飛行デ−タレコ−ダのデ−タ取得システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 航空機飛行データレコーダのデータ取得システム技術分野 この発明は、飛行データレコーダと共に用いるためのデータ取得システムに関し 、特に、櫟々な信号形すの飛行データ信号を受信するための飛行データ取得シス テムに関する。 発明の背景 １行データレコーダは、航空機に積み込まれ、様々な航空機変数の瞬間値を規則 正しく傍受及び記録する傍受記録計器である。初期のレコーダは、与えられた飛 行機変数の値を、ムービングワイヤ又は池の永久保存媒体上にアナログの書式で 定期的に印と付けるアナログ電気機械手段であった。変数の発生時刻も又、検知 された変数の印と向かい合った媒体に適宜記入さｔしていた。 その後、各アナログの航空機変数を相当するデジタル信号に変換し、そのデジタ ル信号分磁気テープなどの永久保存媒体上に保存することによって作動するデジ タル飛行データレコーダが開発さｔしてきた。 アナログ及びデジタル型電気機械飛行データレコーダに用いられろ多数の機械部 品は、組立てに費用がかかり且つ設計しにくい構成羊位からなり、機械部品の定 期的整備を必要としていた。更に、これらのデータレコーダから保存されたデー タ？収り出すには、係存媒体？物理的に収り外すことが必要である。 電気的に消去可能なリードオンリーメモリなどの固体記憶手段の開発は、全固体 飛行データレコーダの設計３引き出すことになった。−最に、固体飛行データレ コーダは、中央迅哩装夏（ＣｐＨ）のダＩ　ｆｊｌにより傍受且つ保存さｔＬる べき様りな航空機入力信号を受信処理するデータ収得システム（ｎＡｓ＞　＝用 いる。アナログの航空機信号はＤＡＳによってデジタル信号に変換され、ＣＰυ 制御により、データバス３通過して１体記憶手段に移される。ＣＰＩＩ同のプロ グラムは、入力された飛行１信号をＤＡＳを］ｉして相当するデジタル信号に９ Ｊ！！理する制御、及びその攪こｔしらデジタル信号を固体メモリ内の制御され た位置へ移動する制御３行う。 傍受された航空機２数と象徴する信号は、一般には不連続レベル信号又はアナロ グ信号のいずれかである。不連続信号は一般にはスイッチ位置であり、特定のス イッチの状態に依存した高又は低レベルの出力を生成する。 航空機における一般の例は、着陸装置によって負荷が支えられているか否かを示 すスフワットスイッチである。 アナログ信号は、−直線のＤＣ信号、ＤＣ比率信号、同期信号又は＾Ｃ比率信号 のいずれであってもよい、　ＤＣ信号は現び最大値間の範囲である。　ＤＣ比率 信号は検知された変数の値を象徴する比率を有するＤＣ信号である。一般の［ｌ Ｃ比＄信号は、検知された変数のレベルと示すワイパ位置によって、抵抗要素の 両端に印加されるＤＣ電圧と有するボテンンヨメータにより生成されるものであ る。こうして、ポテンショメータの抵抗要素の両端の電圧に対するワイパ；圧の 比率は、傍受された変数のレベルを象徴してい同期発信機は一般に変数の角度を 示すのに用いられる、同期センナは普通２つのへＣ信号により起動され、３つの ＡＣ信号を出力する。活発なＡＣ信号と６準信号との間の相対ｒ夏用及び＠幅は 、同期の角度、従って、検知された角度を示している。 一般のＡＣ比率航空機信号は線形可変差動変圧器（Ｌ■Ｄ］゛）によって生成さ れるものである。　ＬＶＩＩＴは一般に航空機操縦面の相対位置分示すのに用い られろ、ここでは、ＬＶＤＴ出力検知＾Ｃ信号の標準ＡＣ信号に対する比率は、 操縦面の１差の合計１差及び左向を示している。 同期及び比率型センサから正確にデータを収集するため、それゆえ、ＤＡＳはマ ルチ信号型センナと共同して各信号を収集すると同時に保持しなければならない 。 更に、ＤＡＳによって収集されたデータのアクセスによるＣＰＵ上のオーバヘッ ドは最小にすることが望ましい、従来技術の飛行データレコーダの設計において は、ＣＰＵが［ＪＡＳに対し与えられた航空機変数の＠分尋ねる要求を送り、そ の後、ＣＰＵに要求された情報が役立つ旨の信号と出力するＯＡＳによって変数 が選択且つ処理され、そしてアナログデジタル変換される。飛行データレコーダ によって多数の飛行代変数が傍受できるので、ＣＰＵによってＤＡＳに対し一定 の要求を送ることは、重要なことにＣＰＵのオーバヘッドを増大する。 更に、いくつかの異なる型の航空機のどれにでも作動するため、飛行データレコ ーダを便利に修正できるように合わせることが望ましい、この結果、ＤＡＳは好 ましくは、ＣＰｕによって、その入力がアナログ又は不連続入力信号のどれでも 汲うたぬに割り当てられるように構成されている。更に、ＤＡＳの入力における 様々な信号のレベルは、しばしばＤＡＳ内の適切な処理のため、一定の割合で増 減されなければならない９例えば、全ての入力信号がアナログデジタル（＾／ｌ ））変換されるので、ＤＡＳは一般に従来の＾／Ｄ変換器８−よむ、＾／Ｄ変喚 器の精度は、変換器に対する入力に印ｊＯされる信号レベルの関数である。＾／ Ｄ変換器の誤差３最小にするには、そｔしゆえ、各航空機変数センサ信号が、Ａ ／′Ｄ変換器に印加される前に増減されることが絶対必要である。９遍的な飛行 データレコーダの設計を保証するため、各入力信号に印加される増減要因はＣＰ ＩＩで制御されるへきで！ンる。 と」ＬΩＪＬカー この発明は、それゆえ、飛行データレコーダに用いるデータ取得システムに向け られる。この発明の見地は、データ取得システムの、ｃｐｕの要求に応じた１組 の変数検知信号を処理する能力である。この方法により、多数の信号センサデー タの完全性が保証され、ＣＰ［Ｉ作動上のオーバヘッドが減少する。 この発明のらう１つグ）見地は、現在のデータ収得システムのｇ退的適用である 。アナログ又は不連続の航空機変数信号は、ＣＰＵ制脚て、多数のデータ取得シ ステム入力のどれかに割り当てられてもよい、更に、ＤＡＳはＣＰｕの制御に応 答して各入力信号に印加される倍率を変える。 笥単に言うと、この発明によれば、航空機飛行データレコーグ用データ取得シス テムが、中央％Ｎ装Ｗ　（ｃｐｕ）に応答し、複数の入力信号分選択的に処理す る。データ取得システムは、相当するアドレス命令信号に応じて出力される各選 択された入力信号組によって、選択された入力信号の組と出力するマルチプレク サからなる９選択された信号組内の各信号は、用意さｔした処理手段により処理 される。 好ましくは、処理手段は、ＣＰ［Ｉがらのゲイン制！３（Ｉ命令信号に応答し、 選択された信号組内の各信号を所定のゲイン要因によって増幅するためのゲイン 制御増幅器を含む。 探知保持口ｉ￥８機構は、選択された信号組内の各増幅された信号の値を探知し 、昆持命令信号に応じて各増幅された信号の瞬間値と保持する。アナログデジタ ル変換器は、その入力における各信号を、その出力において、相当するデジタル 信号に変換する。制御器は、選択された信号組内の各信号の瞬間値を、予めアナ ログデジタル変換器の入力に結きする。 更に、入力増減回路が、選択された入力信号を所定の増減要因によって減衰する ために配設されてもよい、ゲイン制御増幅器のゲイン要因は、入力増減回路内で 減衰され且つゲイン制御増幅器により増幅された後の各信号が、アナログデジタ ル変換器の誤差ｅＡ小とするように選択された範囲内のレベルを持つように選択 される。 好ましくは、データ取得システムは、選択された信号組内の信号の各アナログデ ジタル変換された瞬間値？保存するためのデジタルメモリを含む、制郭器はＣＰ ＩＩに対し、デジタルメモリに保存された選択された信号組内の、全てのアナロ グデジタル変換された瞬間：直に関する割り込み信号を生成する。 好ましくは、論理回路は畦−のＣＰＵ命令信号に応答して、ａ）マルチプレクサ が選択さｔＬ　ｆ、ｚ入力信号の組を出力するように、所定のアドレス命令信号 ？生成し、ｂ）選択された信号組内の各信号が所定のゲイン要因により増唱され るように、所定のゲイン制御命令信号分生成し、そして ｃ）選択された信号組内の各信号のアナログデジタル変換された瞬間値が　デジ タルメモリ内に付Ｄｏされるように制御器分乍動する。 この適用のため、データ取得システムに対する入力信号の少なくとも３つは同期 センサがらの出力信号であり、論理回路は、マルチプレクサが選択された信号組 としての３つの同期信号分出力するようにさせるアドレス命令信号を生成する。 この適用において、入力信号の少なくとも１つはＡＣ比率信号、又、入力信号の 少なくとも１つはＡＣ比率信号の標準ＡＣ信号であり、論理回路は、マルチプレ クサが選択された信号組としてのへＣ比率信号及び標準へＣ信号を出力するよう にさせるアドレス命令信号を生成する。 −の８単ｆ：Ｆｉ 第１図はデータ取得システムに用いられる固体飛行データ記録システムの主要４ ＦＩｉ、ｔｊ：示すブロフク図、第２図は好適なデータ取得システムの主要構成 を示すブロック図。 第３図は好適なデータ取得システムの制御シーケンサにより実行される連続ステ ップと示す清埋流れ図、第４八〜４Ｆｉ２Ｉはデータｎ得システムの好適な構成 を示す詳細な機構図、そして 第５図はデータ取得システム内で用いられろデータ取得信号プロセッサの詳細な 機構図である。 と１ｒＬ１ 第１［２！は、破線１０内に包んで示された。固体飛行データ記録システムの主 要構成を示すブロック図である９飛行データ記録システムは航空機に積み込まｉ し、航空機変数データに関する情報を規則正しく傍受及び保存する。 このように記録されたデータは、航空機災難の根源に関する情報と渡すため、又 は単に航空機特性についての徴候及び通知用具を提供するため、後の時間に分析 されてもよい。 飛行データレコーダは、３つの異なる形の変数データ３受信して処理することが できなければならない、第１のデータ群は、プロ、ツク１２で示されるアナログ データである。アナログデータは４つの異なる形のどれでもよい。 エンジンノズル位置などの角度に関する情報は−、通常、同期センサにより提供 される。各同期センサは一般に、黒率信号（航空機においては、通常４００Ｈｚ ）に関する３つの作動信号Ｓ１、Ｓ２及びＳｘＥ提供する。これら３つの作動信 号を周知の方法で処理することにより、傍受された変数の角度が得られる。 アナログデータの第２の形はへ〇比率データである。２〜Ｃ比率データは、通常 、線形可変差動変圧器（ＬＶＤＴ）として周知のセンサによって提供される。　 ＬＶＤＴは一般に航空機制御面の位置を傍受するのに用いられる。それは＾Ｃ標 準信号によって７１１＆され、へＣ出カ信号を生成する。これら２つの信号の比 率は、ＬＶＤＴの構成部品間の相対運動、従って、傍受された操縦面の１差に関 係する。 最後に、アナログデータ信号は、ＤＣ又は比率ＤＣ信号のどちらかでもよい、標 準ＤＣ信号は限定された範囲内で変化する電圧レベルであり、その大きさは傍受 された変数の状ｇと示す、比率ＤＣ信号の一例はポテンショメータからの出力で ある。−飛に、電圧はポテンショメータの抵抗要素の両端に印加され、この電圧 は第１の比率信号を構成する。ポテンショメータのワイパは、変数の変化に応答 して動くように、傍受された変数に結きされる。従って、全抵抗要素電圧に対す るワイパ電圧の比率は、検知さｔした変数の値を示す、￥Ａ全空機おいて生成さ れる比率ＤＣ信号の例は、落下、揺動及び回転などの比率信号でりる。 ブロック１４で示される不連続データは、ｙ受された変数の状９に応答した低又 は高レベル状１のいずれかをとる信号である。そのような信号は、通常、航空機 の着陸装置が負荷３支えているが否かを示す不連続出力を生成する航空機スクワ ・ノトスイッチを一例とする、スイッチによって生成される。 ！　ｆ、ｆに、飛行データレコーダは、ブロック１６で示されるデジタルデータ を受信する。デジタルデータは航空機内の池のシステムから発生する。例えば、 航空機に頂み込まれた航行コンピュータによって生成される試行情報分示すデジ タル情報が、飛行データレコーダに提供されアナコグデータ１２及び不連続デー タ１４は、共にデータ取得システム１８を介し、飛行データレコーダ内で処理さ れる。データ取得システム１８の機能は、各アナログ及び不連続入力信号を受信 し、又、外部制御で連続的に各入力信号ご対応するデジタル信号に変換すること である。 そして、デジタル信号はシステムバス２ｏ上に出力されるやデータ取得システム １８は以下に詳細に説明される。 制御器２２は航空機システム１６からの入力デジタルデータを受信する。制ｔＭ 器２２は、必要とするどんな信号条件をも提供し、且つ外部制御に応答してシス テムバス２ｏ上　−にデジタルデータを出力する。 飛行データレコーダのための全体の、ｖＩ御は、中央処理装置　（ＣＰＵ）２４ によッテ提供されル、　ＣＰＵ２４４．：　ＩＩ：、ＣＰｔ１２４Ｆ用いられる プログラムと含むリードオンリーメモリ（ＲＯＭ）が共同している。又、ＣＰＵ ２４には、一時的な保存に必要なものとしてＣＰＵ２４で用いられるランダムア クセスメモリ（ＲＡＭ）２８も共同している。 又、システムバス２０には、３つの：ｆｌ＋御器３１〜３３が取り付けられてい る。第１の制御器３１はヱ落残存記憶装置３４に接続されている。墜落残存記憶 装置３４は、航空機の墜落に残存するように設計されたコンテナ内に収納された 固体記憶装置である。 ｆＩ（Ｉ例話３２の出力には、補助記憶装置３６が接続されている。墜落残存記 憶装置３４と同様に、補助記憶装置３６は固体の電子メモリを含む、電気的に消 去可能にプログラムできるリードオンリーメモリ（Ｅ’ＦＲＯＭ）は、墜落残存 記憶装置３４又は補助記憶装置３６のどちらかに保存装置として用いられてもよ い。 制御器３３からの出力は、地と読み出し装備３８との接続に適切である。一旦航 空機が着陸すると、墜落残存記憶装置３４又は補助記憶装置３６内に保存さｔし た情報は、地五涜み出し装備３８によってアクセスさｔし、磁気テープ又は（也 の永久保存媒体Ｅに保存される。 第１図に示さｉした飛行データレコーダの作動は、以下のように理解される。　 ＣＰ［Ｉ２４は、ＲＯＭ２６内に保存された自身び）プログラムに応答して、ア ナログデータ１２又は不連続データ１４のある組が対応するデジタル信号に変換 されるように指示する命令を、デジタル取得システム１８に送る。更に、以下第 ２図に関してより詳細に述べるように、ＣＰＩＩ２４からの命令は、デジタル取 得システム１８に、処理されたアナログ信号の各々を平たんに調整させるように する。一旦、アナログ又は不連続データ信号組が処理されると、データ収得シス テム１８は、システムバス２０と共同する割り込み線３通して、適切な割り込み 信号によりＣＰ［Ｉ２４に知らせる。 同様にＣＰＩＪ２４は、制（卸器２２に対する命令Ｐ介し、航空機システム１６ からのどんなデジタルデータをアクセスしてもよい。 データ取得システム１８及び制御器２２を介した航空機システム１６からのデジ タル変数信号に応答して、ＣＰＵは更に、同期又はＬＶＤＴ信号？対応する角度 又は位置信号にそれぞれ変換するなどの、必要とするどんな処理３も実行し、そ の役、適切な制御器３１．３２に対する命令を介し、それぞれ墜落残存記憶装置 ３４又は補助記憶装置３６内のどちらかにデジタル信号？付加する。一般に、航 空機のシステム故障に関係する変数データは墜落残存記憶装置３４内に付加さｔ し、二ｔしに反し、自然に関する情報としてのデータは補助記憶装置３６に送ら れる。 着々と同時に、地上涜み出し装置３８は制御５１Ｉ器３３を介してシステムに取 り付けられ、ＣＰＵ２４に対する適切な命令により、墜落残存記憶装置３４及び 補助記憶装置３８内に保存されたデータが読み出され永久記憶装置内に付加され てもよい。 第２図は、第１［２１に示されたデータ取得システム１８の詳細なブロツク図で ある。データ取得システムに対する入力は、概して５ｏに示されるアナログ入力 信号の１ｆｆｌ及び概して５２に示される不連続入力信号の１組である。 各アナログ信号は、隔離増減回路銅５４の入力に対し線を通して供給される。入 力される隔離増減回路網は、受動構成部品即ち清缶な抵抗器及び容量器からなり 、こｔしらは、以下に説明されるように、帰還障害隔離分保証し。 更に信号電圧範囲をアナログデジタルタ凸埋に先立って最適化するため、各入力 信号を増減する。 又、隔離増減回路網５４の入力として、既製試験（ＢＩＴ）信号ら印加される。 この信号は、所定の既知電圧レベルの信号であり、システム入力に印加され、又 、どんなシステム処理誤差をも確認するため、出力において傍受される。 各増減（減衰）された入力アナログ信号は、３つのマルチプレクサからなるマル チプレクサ回路網５６の入力に対し線を通して送られる。マルチプレクサ回路８ ５６は、そ３つの入力アナログ信号の組を選択的に出力する０選択されたアナロ グ信号は、マルチプレクサ回路網出力線５６ａ〜５６ｃ上に現ｆＩ、る。 データ取得システムの特徴は、ＣＰＵ（第１図）から入力される命令に応答して 、所定の組（ここでは３つの組）のアナログ信号がアクセスのために選択される ことにある。 こうして、ＣＰＵにおけるオーバヘッドは（ＣＰＵとデータ収得システムとの間 の命令及び割り込みを減少することにより）減少され、同期及びＡＣ比率信号の 完全性は保たれる。 即ち、ＩｔＥ動同期出力信号Ｓ３、Ｓ２及びＳ、に対応したアナログ入力信号の ため、これら３つの信号は組として選択され、又そのように、データ取得システ ムにより同時に処理されろことによって、わずかに異なる時間に同期線と傍受す ることによる誤差が除去さｔしる。又、ＬＶＤＴ信号のため、帰還信号及び標準 信号が共に同時に処理されることによって、位相に関する誤差をも避ける。又、 共通標準信号分分ける２つのＬＶＤＴ信号のため、１つの組が各ＬＶＤＴ信号及 び隼−の標４信号と含むことができるようにすることによって、標準信号３２回 アクセスする必要性をも避ける。 マルチプレクサ回路用５６からの各出力線５６ａ〜５６ｃはそれぞれゲインｆ、 Ｉ＋　１％増幅器６１〜６３に接続している。各ゲインｖ制御増幅器６１〜６３ はそれぞｔしゲイン制御人力６１ａ〜６３ａを有し、その２イン、ＶＩ　ｆ３１ １入力を通した命令に応答して、各ゲイン制御増幅器６１−６３は、所定のゲイ ン要因によってその入力信号を増幅する。 ゲイン制０１増福器６１−６３の出力において増幅された信号は、それぞれ探知 保持回路７１〜７３に対する入力に印加される。各探知保持回路７１〜７３はそ れぞれ保持命令入力ａ７１　ａ〜７３ａ分持っている。探知保持回路７１〜７３ は、保持命令信号が受信されるまで、ゲイン制御増幅器６１〜６３からの信号レ ベルと探知するように作動する。一旦＠特命令信号が受信されると、探知保持回 路７１〜７３は、出力ににおいて、保持命令の受信時の入力信号の保持レベルを 生成する。３つの保持信号レベルは、探知医持回￥８７１〜７３からの出力Ｈ， ｚ介して、マルチプレクサ８０の３つの入力に印加される。 不連続入力信号５Ｚの各々は、隔離バイアス回路網８２の入力に対し線分通して 送ちれる。隔離増減回路網５４と同様に、曝雑バイア、ス回ｇ各嗣８２は、イ号 ；空障害隔離を保証し、又、必要ならば、入力増減及び入力バイアス各不連続信 号を、その後のデータ取得システム処理回路機構と互換可能にする。 又、隔離バイアス回路網３２の入力として、システム処理の暗度の照会に用いら れる所定レベル信号の既製試験（ｂｕｉｌｔ−ｉｎ　ｔｅｓｔｙ（ＢＩＴ）信号 も印加されている。 各不連続入力信号及びＢＩＴ信号は、隔離バイアス回路網８２を介して９１　Ｆ ｌさｔし、マルチプレクサ８４の入力として印加される。マルチプレクサ８４は アドレスバス入力８Ｇを有し、アドレスバスＳ６上のデジタルアドレスに応答し て、マルチプレクサ８４の出力線Ｓ４ａ〜Ｓ４ｃ上に現りる３つの不連続入力信 号の組を７Ａ択する。　ＩＨ択された不連続信号組はマルチプレクサ８０の残っ た３つの入力に印加される。 マルチプレクサ８０は、そのアドレス入力８０１に提供さｔしるアドレス命令の 応答して、マルチプレクサ出力Ｓｏｂに灯し、その入力で選択さｈ　ｆ、ｚ信号 を８続的に送る。マルチプレクサ８０の出力８０ｂはアナログデジタル（八／Ｄ ）変換コ；９０の入力に接続している。明知の方法で、＾／Ｄ変換器９０は、そ の入力に印加される各信号を、その出力において対応するデジタル信号に変換す る。 Ａ　ｊ　Ｄ変換器９０の出力に現れる各デジタル信号は、ランダｂアクセスメモ リ（ＲＡＭ）９２の入力に印力■される。　ＲＡＭ９２は、その制御人力９２ａ における制御信号に応答し、その入力における各デジタル信号と適切な保存位１ 内に付加する。 更に、その命令人力９２ａ７：適切な命令を受信すると同時に、ＲＡ　Ｈ９２は 、保存さ？したデジタル檀含、ＣＰＵに接続されたシステム情報バス９４上に出 力する。 マルチプレクサ８０及びＲＡＭ９Ｚに対する制御信号は、制御シーケンサ９６に よって提供される。υ制御シーテンサ９６は、その人力９６ａ　”Ｃ″１１０１ １人力信号を受信し、そのクロック人力９６ｂにおいて、クロック９８からのり ロンク信号を受信する。 又、〜Ｉ制御シーケンサ６は、ｃｐｕに通じる出力９６ｃに割り込み信号３生成 することができる。更に、制御シーケンサ９６は、探知保持回路７１〜７３の慄 持制御入カフ１ａ〜７３ａのそれぞれに供給さｔしる又持制御出力９６ｄを提供 する。 ＣＰＵからの制御バス及び情報バスは共に、データ取得システムと共同する入出 力（Ｉｌｏ）制御回路機構１００に供給される。又、ＣＰ［Ｉ情報バスは、入力 ポート１０２の組の入力にら印加される。入力ポート１０２は、線１０２ａ上に ゲイン制御信号の組を生成し、それらはゲイン制ＦＡ増幅器６１〜６３のゲイン 制御入力６１ａ〜６３ａにそれぞれ印加される。又、出力線１０２ｂ上に入力ポ ート１０２の出力として、マルチプレクサ５６及び３４に結合された７５レナプ レクサアドレス信号が現れる。入力ポート１０２がらの制御線１０２ｃは、υ１ 郭シーゲンサ９６の入力９６ａに接続している。晟ｆ麦に、入力ポート１０２か らの制御線１０Ｚｄは制御シーケンサ９６０制御大力９６ａに供給されている。 第２図に示されたデータ取得システムの（を動は、以下のように理解される。 ＣＰＵハ、１１０１１　ｔ！９１００８．：　ヨ’）　ｉＸ　ＡさｔＬ　且ツ応 ’４さｔＬ　ｆＳ　７；ＩＩ　’Ｍババス通した適切なアドレス信号を印カロす ることによって、データ取得システムをアクセスする。情報バス上にＣＰＩＩが 生成した信号は、出力線１０２ｂ上に適切なマルチプレクサアドレス出力を生成 する入力ポート１０Ｚにより処理される。このアドレスの応答して、マルチプレ クサ回路！＠５６．８４は、それぞｔし、３−）のアナログ信号及び３つの不連 続信号の組を選択する。３つの不連続信号の選択さｔした組は、マルチプレクサ ８０の入力として亘接印加される。マルチプレクサ回路網５６の出力線５６ａ〜 ５６ｃ上に現れる３つのアナログ信号の選択された組は、ゲイン制御増幅器６１ 〜６３の入力として結合される。各ゲイン制御増幅器６１〜６３は、入力ポート １０２を止した情報バスから結合され、出力線１０２ａ上に印加されたゲイン制 御信号を、そのゲイン制御入力６１ａ〜６３ａで受信する。＾１０変換器９０の 精度は入力信号のレベルに依存する。従って、Ａ／Ｄａ″ｔＡ３の誤差を最小に するため、ＣＰＵは、隔離増減回路網５４により提供された各入力信号に対する 減衰と共同して、最小＾／Ｄｇ：１ｌｊｌ器誤差のための各アナログ信号がレベ ルにょうて調整される、ゲイン制御増幅器６１〜６３のゲインご選択する。 θＩｆｍシーｒンサ９６からの出力線９６ｄにおける保持制御信号は、探知保持 回路７１〜７３に、保持レベルのゲインとしてσｂくアナログ信号を出力させる 。これら保持値はマルチプレクサ８０の入力に現れる。 制御シーケンサ９６は、その制御入力９６ａで、ＣＰＵが処理された変数データ ？要求していることを示す入力ボート１０２のル１屏出力１０２ｃから、制御信 号を受信する。これに応答して、制御シーケンサ９６は、クロック９８により決 定される範囲で、副耳入力８０ａに対する適切なアドレスを介し、マルチプレク サ８０の入力における各信号を、マルチプレクす出力線５Ｑｈ４．ｍａｍ的に送 る。その信号は、その後、変換器９０により＾／Ｄ変ＩＡされる。変換器９０か らの対応するデジタル信号は、その俺、制御入力９２ａにおいて制置シーケンサ ９６が生成した信号で決定されるＲＡＭ内のアドレスに１寸前される５一旦、制 御シーケンサ９６が、選択されたアナログ信号の完全な組又は不連続信号の完全 な組のどちらかが、完全に処理さｔしてＲＡＭ９２内にデジタル信号として保存 されたことを決定すると、制御シーケンサ９６はその出力９６ｃにおいて、ＣＰ Ｕ４．ニー　ＨＬ　、ＲＡＭ９２内に保存されたデータが情報バス９４上に得ら ｉしることを示す割り込み信号分発生する。 第３図は、制御シーケンサ９６により実行される這続的ステップ？示す論理流ｔ ′Ｌ図である。最初に、ブロック１２０において、全ての探知保持回路がそれら の探知モードに設定される。又、処理されるべき様々な入力信号のうちの第１番 目が選択されるように、制り４信号がマルチプレクサ８０のアドレス入力８０ｍ に印加される。更に、＾／Ｄ変換器９０からの第１番目の信号がＲＡＭ９２内の 最初のアドレスに付加されるように、　ＲＡＭ９２の制御入力９２ａに対し信号 が送られる。最後に、出力９６ｃにおけるどの割り込みもクリアされる。 決定ブロック１２２において、Ｍ制御シーケンサはＣＰＵ令の存在を検査する。 もし命令が受信されていない場合は、制御シーケンサは、羊に全ての初期状悪を 維持する。 一旦、ｃｐｕ命令が制御シーケンサ９６に受信されると、限定された遅延期間が プロン７１２４において設定さｔしる。この限定遅延期間は、探知１呆持回路７ １〜７３が信号を得るのに十分な時間を与えることになる。 限定遅延時開１２４の完成と同時に、ブロック１２６において、全ての探知保持 ７１〜７３はそれらの“保持“モードに設定される。＾１０変換器９０は、その 後、マルチプレクサ８０からの第１出力を対応するデジタル信号に変換するよう に作動される。 決定ブロック１２８において、制御シーケンサは、＾／Ｄ変換器９０からの°° 変ｉＱ終了”信号と受信したか否かと検査する。＾／Ｄ変換器は、その出力デジ タル語が有効であること？表わす“変ｔｆＡ終了”信号含生成する。しかし、一 旦、＾／Ｄ“変ｔＡ終了”信号が受信されると、制御シーケンサ９６はプロ７り １３０において、ＲＡＭ９２に＾／Ｑデジタル出力信号を書き込むことにより応 答する。 ブロック１３２において、制（卸入力９２ａにおけるＲＡＭ９２に対するアドレ スは、入力ＳＯａにおけるで７少チプレクサＳｏに対するアドレスと同様に増加 さｎる。その後　決定ブロック１３４において、３つブ）信号の全部がＲＡＭ９ ２に保存さｔしたか否かについて決定さｔしる。もし３つの信号の全部が保存さ ｔしていないときは、次、″）ぶ択された信号分逃理するため、／ステムはブロ ック１２６に戻る。しかし、もし全ての３−）のアナログ又は全ての３つの不連 続信号のどちらかか処理され保存されていたとすると、ブロック１３６において 、ＲＡＭ９２がその保存さｔしたデジタル信号を情報バス９４丘に出力する用Ｅ ができていることを示す割り込み要求が、ＣＰ［Ｉに対する線９６ｃ上に設定さ ｔしる。 制郭ンーケンサ９６はその後、更に次のＣＰＩＪ命令を待ち受ける初期設定プロ ｌり１２０に戻る。 鵠２０に示されたデータ収得システムの櫟々な特徴が注目さｔしる。第１に、シ ステムが、各ＣＰＵ命令に応答して３つの名号の組と処理し、３つの選別された 信号の完全なデジタル変換時力みに、ＣＰ［］に対し割り込み信号分生成するこ とができるので−ＣＰｔｌとデータＴｌ　７％システムとの閏の命令及び応答は 減少し、それによりＣＰＵにおけるオーバベッドは減少する。更に、組内の信号 を処理することにより、もし処理しなければ同期及びシＶＤＴ信号と傍受すると きに１遇するから知れない位相誤差などの誤差を５各間期生硯された信号及び各 ＬＶＤＴに関係した信号の信号組として単に選択することにより、取り除くこと ができる。 更に、データ取得システムにより処理されるべき信号組が、各アナログ信号に印 加されるゲインレベルと同様に、ＣＰＩＪの完全制御下にあるので、このデータ 取得システムは、用途において非常に融通が効き、単にＣＰＩＩに対するソフト ウェア変更によって異なる用途に対し適合させる二とができる。 第４．へ〜４Ｆ図はデータ取得システムの好適な実施例り）詳細を機構図である 。システムに対する様々なアナログ入力信号は５つの詐Ａ＼Ｅに什けられる。ア ナログ信号群Ａ−Ｅの各マ（ま、５つの大勾漏離増浅回路網２０１〜２０５の１ つブ）入力にそれぞｔＬ接続されている。入カ線廿；ま各基動アナログ信号？運 ぶのに用いられていること３理解すべきである８各入力隔ｉ４増減回路網２０１ 〜２０５は、入力アナログ信号に障害・１号還；流隔砥？提供するように設計さ れた抵抗回路網ど含む、更に、各アナログ信号は、データ取得システム回路機構 の残りと互換性のある信号レベルを保証するため、分圧器内で増減さｔしてらよ い、更に、既製Ｈ験（ＢＩＴ）ｆｆ　”ｒ　ハ、入カ隔Ｆｉｉ　Ｈａ　滅ｒＢ　 ｉ？ｇ　網２０２−２０３．２０４及び２０５の入力に印加される。　ＢＩＴ信 号は、システム分介して変数信号として処理され、且つシステム障害状聾を決定 するＣＰＵによって用いられる、所定のＤＣ標準レベルで不連続入力信号は３つ の群Ａ〜Ｃに分けられる。各不連続信号群Ａ〜Ｃは、それぞれ３つの入カ曜離パ イアース回路網２１１〜２１３の入力に送られる。入カ瀦離バイアス回路網２１ １〜２１３は、結果として処理された不連続信号がデータ収得システム回路機構 と互換性を持つように、完全な帰還隔離、バイアスレベル設定及びフィルタリン グを保証する。 各入力隔離バイアス回路網２１１〜２１３がらの出方線は、それぞｉ３つの不連 続信号マルチプレクサ２２１〜２２３の入力に送られる。又、各不連続マルチプ レクサ２１１〜２２３の入力には、ｃｐｕにより線２１４上に生成されたＢＩＴ 信号が送られる０図示されたこの発明の実施例において、各入力隔離バイアス回 路網２１１〜２１３は、１６の入力信号までｔｉ乍することができる。そのため 、不連続信号マルチプレクサ２２１〜２２３は１６チヤネル形の不連続マルチプ レクサである。 各マルチプレクサ２２１〜２２３として用いるのに適した商業的に手に入るマル チプレクサ回路は、ハリス半導体型式％式％ 不連続信号マルチアレフサ２２１〜２２３の各々は、＾Ｄ“で示された４つのア ドレス入力を有している。不連続信号マルチズレク′＋７″２２１〜２２３の各 々のアドレス人力＾０は、バス２３０に結ばれている。以下に記述したように、 ＣＰ［Ｉがらのアドレス命令信号は、対応する出力端子上の“ＯＵＴ”で示され た１６の入力のうち選択された１つを各不連続信号マルチプレクサ２２１〜２２ ３から出力させるため、バス２３０を通して、不連続信号マルチプレクサ２２１ 〜２２３のアドレス入力へ〇に発送される。不連続信号マルチプレクサ２２１〜 ２２３から選択された出力信号は、それぞれ＾／Ｄマルチプレクサ２３２の３， ４及び５′＃入力に送られろ、最初の２つの入力隔離増減回路網２０１．２０２ がらの出力は、一対の二重の８チヤネルマルチプレクサ２４１．２４２の入力に それぞれ送られる。二重の８チヤネルマルチプレクサ２４１．２４２は、好まし くは商業的に手に入る型式）ＩＩ−５０７八−８の半導体回路からなり、各々は 、バス２３０に接続され°°＾ＤＤＲ”で示された３つのアドレス入力線をよむ 、　ＣＰＩＪがらのノくス２３０上のア。 ドレス信号に応答して、各マルチプレクサ２４１，２４２は、“ＯＵＴ＾”及び “ＯＵＴ　Ｂ”で示された出方線に、入力アナログ信号の選択された１つを出力 する。第１の二重の８チヤネルマルチプレクサ２４１がら出力された選択信号は 、第１のデータ取得システムプロセッサ２５１の入力として印加される。又、第 １のデータ取得プロセッサ２５１の入力とじて、第３の入力隔離増減回路網２０ ３がらの出力が印加される。 第２の二重の８チヤネルマルチアレクサ２４２から出力される選択信号は、第２ のデジタル取得プロセッサ２５２の入力に供給される。又、第２のデジタル取得 システムアロセッサ２５２の入力として、第５の入力隔離増減回路網２０５から の出力が供給される。 第４の入力隔離増減回路網２０４がらの出力は、第３のデジタル取得システムプ ロ上ｌす２５３の入力に供給さｔしる。　− 二重の８チャネルマルチプレクサ２４１，２４２の用途は、データ取得システム プロセッサ２５３に対する入力が広げられる便利な方法を図示している。マルチ プレクサ２４１．２４２などの付加のマルチプレクサ、及び回路＠２０１．２０ ２などの入力隔離増減回路網を羊に備えることにより、１実用者は、システムに よって操ｆｔされる入力信号の数を案貫的に増やすことができる。 ３つのデータ取得プロ上／す２５１〜２５３の各々は、各プロセッサ２５１〜２ ５３の“＾ＤＤＲ“入力に印加されるバス２３０上にアドレス信号の制御下で、 入力信号のためのマルチプレクサ分合む、こうして、各プロセッサ２５１〜２５ ３は、更に９ｒ！、理すらためグ）入力信号の１つ＝１択する。 各プロセンサ２５１〜２５３内のマルチプレクサにより２沢さ？また入力信号は 、パス２３０上のデジクル信号ｆ　＋′ｉ　してＣＰｕにより設定された所定の ゲイン要因によって、ゲイン制御増幅器内で増幅さｈる。この２ヒｌトのゲイン 制御信号は、３つのブロモ・ノサ２５１〜２５３の各々の“ＧＡＩＮ”で示され た入力に０力Ｕされる。 各プロセンサ２５１〜２５３は又、”’Ｔ／’ｆｌ　ＣＴＲＬ”て・示されたｔ マ知保持制御入力に適切な信号分受信したときに、ゲイン制御増幅器からの信号 渣分探知し、各増幅信号の瞬１闇値分保持する。このｖＩ御倍信号３つのプロ七 Ｖす２５１〜２５３の各々に制′５ｆＪ線２６０を通して提供される。３つのプ ロセンナ２５１〜２５３がらの保持憤は’Ｔ／ＨＯＵＴ”で示された出力に提供 さｔし、それぞれ＾／Ｄマルチブレクナ２３２の最初の３つの入力として印加さ れる。第５図はプロセッサ２５１〜２５３の各々の設計き示す詳細な機能図であ る。各プロセッサはＳつまて゛の入力信号？受信することができる。これら信号 はマルチプレクサ３００の入力に印３ａされる。マルチプレクサ３００は、その “＾ＤＤＲ”入力線で３ビｌトのアドレス信号に応答し、Ｓつの入力信号の１つ を選択する６選択信号の各導線は、一対のバッファ増幅器３０２．３０３の一方 の非反転入力に送られる。バッファ増幅器は単一ゲイン構成内に接続さｔしる。 このように、各入力線がプロセッサの外部のソース抵抗から隔離されることによ り、高い共通モード拒絶比エト惟持する。又、バッファは各信号の高い入力イン ピーダンスを提供する。 バッファ増％　Ｈ３ｏ　ｚ、３０３がらの出力は、概して３１０に示されたゲイ ン制Ｘ増幅器の入力に供給される。ゲイン制御増幅器３１０は一連の入力ゲイン 制御抵抗の第１及び第２組３１２．３１４がらなり　そ１１らの共通結線はそれ ぞｔし、バフフッ１Ｖ幅器３０２．３０３の出力に接続されている。マルチプレ クサ３１６は、ＣＰＩＪがらの２ビツト“”ＧＡＩＮ″命令の制（卸により、各 一連の抵抗バンク３１２．３１４内の這択抵抗分。 使用中の＃幅器の′ｒｔ応する入力に接続する。一対の平行の抵抗バンク３２２ ．３２４は、マルチプレクサ３１６分＋１して使用中の増ｇ器３２０の出力から 入力に平行に接続１−でいる。 信号の低側は、高い共通モード拒絶比率を維持するため、単一ゲイン設計された バッファ増幅器３３０を介して送られる。 “（：Ａ［Ｎ″制御入力線上の２ビット信号に応著して、マルチプレクサ３１６ は、一連の入力抵抗３１２，３１４の選択された１つと、１吏用中の増幅器３２ ０のためのゲイン制（旧り各としての平行抵抗３２２，３２４の対応する１つと ３接続する。全体の増幅器３１０により生成される、結果としてのゲイン要因は 、それゆえ、抵抗３１２．３１４．３２２及び３２４の値の開数である。この発 明の好適な実施例においては、それらの抵抗値は１．２．４又は８のゲインが実 現するように選択される。 ゲイン制御増幅器３１０からの出力は、破線３４２内に示された探知保持回路の バッファ増幅器３４０分駆動する。 ”Ｔ／ＨＣ０ＮＴＲ０Ｌ”入力に”　ｌ（ＯＬ　Ｄ　”信号を受信すると、探知 保持回路３４２は、入力信号を第２の増幅器３４６の入力文び保持容量３４８に 接続している内部のスイッチ３４４を閉成する。 保持モードにおける増幅器３４６からの出力は、容量３４８に対する、”　）Ｉ 　ＯＬ　Ｄ”制御信号が受信されたときの入力信号の保持レベルて′ある。この 信号（ま探知保持回路３４２の出力に提供さγしる。スイＩチ３４４の〈口承し たような）開放により、探知保持回路３４２は’■、’ＨＯＵＴ”で示された出 力に緩衝されたゲイン制■信号分生成する。 この発明の好適な実施ｌフ１においては、プロセンサ２５１〜２５３は商業的に 入牢可能な型式ｌｌ−５９００の装置がらなっている。第４八〜４Ｆ図について 述べると、＾／Ｄマルチプレクサ２３２は、＾Ｏ〜＾２”で示されたアドレス入 力における３ビット信号に応答して、６つの入力信号のうちの１つと選択する。 Ａ０、Ａ１線は制御シーケンサ回路からの線４００．４０１Ｆに供給され、３つ のアナログ入力信号のうちの１つ及び３つの入力不連続信号のうちの１つを３訳 する。バス２３０か、′、収り込まれる１へ２人力は、アナログ又は不連続信号 のどちらかを選択する。 ＾／’Ｄマルチプレクサは商業的に手に入る型式ｌｌｌ−５０８＾８装置からな っていてもよい。 ＾／Ｄマルチプレクサ２３２からの選択された出力信号は、隼−のゲイン増幅器 ４０４を介して緩衝さｔし、”ＥＩＮ”で示さｔした＾／Ｄ変ＩＱ器４０６カ入 力に送られる。＾／’Ｄ変換器４０６は、入力線４０８上の°°変喚冒始′°信 号に応答して、変換器４０６の入力に印加される信号をアナログデジタル変換す る。変喚迅哩は、線４１０上に提供さｔしるクロ１２信号の比率で行なわｔしる 。アナログデジタル変換の完了と同時に、変換器４０６は出力線４１２上に現れ る“変成終了“信号テ生吸する。 ＾／Ｄ変換器４０６は、この発明の好適な実施例においては１２ビ・ｌトのデジ タル出力ＱＯ〜Ｑｌｌを生成する１２ビツト変換器で！する。＾、／［］変換器 ４０６は、商業的に入手可能な型式、へＤ５１２５装置であってもよい。 へ／′０変ｔＡ器４０６がら出力される１２ビツトのデジタル信号は、１２線力 バス４１４上分通して、＾／Ｄ変ｒＱ器４０６がらの４つの１２ビット信号まで 保存できる１２ビｙト×４ビット整列を形成する、３つの４ビツト×４ビツトの ランダムアク；スメモ１ノ（ＲＡＭＳ）４２１〜４２３の入力に送らｔしる。デ ータは、制御シーケンサから提供さ几る書き込みアドレス線４００゜４０１分介 し、　ＲＡＭ５４２１〜４２３内にアドレスを指定さｔして転送される。制御シ ーケンサは又、線４２４上に書き込み可能信号を提供する。 引き続いて、データは、コ売み出しアドレス線４３１．４３２支び涜み出し可能 線４３３を介して、　ＣＰＵの制ゴによりＲＡ　Ｍ　５４２１〜４２３がら涜み 出さｔしる。ＲＡＭＳ　４２１〜４２３がらの出力データはバス駆動部４４１． ４４２を介してば漸される。 Ｒ１へＭＳ　４２１〜４２３ｉ１　ｉ業的ニ入手可能す型式５２ＬＳ６７０！　 ［回路からなっていてもよく、これに対し、バス駆動部４４１．４４２は商業的 に入手可能な型式５４ＬＳ３７３集積ロ路がらなっていてもよい。 概して４５０で示された制御シーケンサは、プログラマブル整列論理装置４５２ 及び５ビツトの２進カウンタ４５４がらなっている。制御シーケンサ４５０は、 線４５５．４５６上の入出力信号に応罫し、線２６０上分通してブロモ／す２５ １〜２５３に印加さｒしる保持命令分生我する。クロｙ　７４６０がらのクロＩ クパルス？計数する５ビツトの２進カウンタにより決定さｔした′ｆ下待時間一 定期間後、制（卸シーゲンサ４５０はその出力線４０８分乍動し、アナログデジ タル変換鴇浬分間狛する。一旦、ぶ択さｔした３つカ信号組について変ＩＱ処理 が終了すると、、ｖ］＋３９ンーゲン＋４５０は　線４１２上の変換信号の絡端 に応答−て　出力線４７Ｑ二に割１込み信号を生成する、 ブｔフグラマゴし整列論理貴ｖ４５２は商業的に入手可能なＴ弐ＭＭＩＩ６Ｒ８ −４装置う）らをっていても１よく　これに対し５とＩト１）２」カラ：／　Ｆ 　４５４ｉｉ、、　４０２０袋萱が６なっていてもよい。 ｃ　？　ＩＪは１６線の情報バス５００’−）でして情報を印〕口し、データ取 得システムからデータ分取つ出す４データノ＼ス５００には、バス駆動部４４］ 、　４４２がらの出力が接続される。こう１−で、　ＲＡＭ５４２１＼４２３内 に保茅さｔした変数データは、ｃｐｕ（二対する出力となることができる。 情報バス５００上のＣＰｔ１からの人力命令は４つの入力ポートロ０１〜６０４ に送、“）ｉシろ、そのＣＰ大入力クロックパルスが受信さｔ′Ｌると　各入力 ポートロ０１〜６０４は入力ＤＯ〜Ｄ７の信号分出力ＱＯ〜Ｑ７に送る。入力ポ ートロ０１−６０４の出力線ＱＯ〜Ｑ７上のほとんと゛の信号は、個りのブロモ ・ソサ２５１〜２５３に向ｉｔ’　ｉ’）　ｉｔ　又　各ブロモ・ｌすに　所望 の入力信号？Ｍべするため、のアドレス情報と、；輩沢ゲイン要因により選択さ ｔした信号を増やすためのゲイン情報とを提供する。 更に、入カポ−１−６０１〜６０４からのある出力線は、３つの不連続信号の所 望の組を；言訳するため、不通続マルチプレクサ２２１〜２２３に供給される。 又、特別芸能線も提供される。１列えば　１ｕ２３０は１へ１０マルチプレクサ に対し、アナログ信号組又は不連続信号組のどちらが選択されているか分示す、 更に、線２１４はＣＰＩＪが生成したピント信号分不連続マルチプレクサ２１１ 〜２１３に送る。 大カポ−トロ０１＼６０４は商業的に手に入るフ式５４ＬＳ３７４真積回路から な。でいでもよい。 ｃ　ｐ　ｔ＋は制御バス７００によってデータＴｌ得システム？迅哩する５制； 刊ノくスフ００は、第１及び第２のアドレスラッチ７０１．７０２、ア１ζレス 比！２　ｉｌ　Ｆ！　ａびアドレスデコード回！？ｒ７０４からなる入出カニ− 浬に接続する。１報ベア、５００の８つの塁も重要なヒント：ま　第１のアドレ スラッチ７０１のＳつのデータ入力００〜Ｄ７に供給ミγしる。情報バスの２っ ブ）豆も非重要なビットは　それぞれ第２のアドレスラッチ７０２の０２．０３ 人力に供給される。アドレスラッチ７０２のＤＯ大入力は、メモリ指令アドレス 又は入出力命令のどちらが情報バス上に印カロされているかを示す、ｃｐｕがら 生成さｔした信号が印す口さｎる。第２のアドレスラッチ７０２のＤ１人力は　 情報バスから情報？読み出しているか、又はデータ取得システムのなめ＋ｆ＃報 バス玉に情報分書き込んでいるかを示す、ＣＰＩＪから生成された１″言号と受 信する。第１及び、第２のアドレスラッチ７０１．７０２はＣＰＵ信号ストロー ブ、へによって有効にさり、る。アドレスデコーダ７０４はＣＰＵがらのストロ ーブＤ信号によって有効にされる。 第１のアドレスラッチ７０１がらのＱＯ〜Ｑ７出力は、アドレス比較回路７０３ のアドレス入力に供給される。アドレス比較回路７０３の８０〜Ｂ７アドレスは 、全て低レベルに束縛される。アドレス比較回路７０３に対する入力“”Ｅｉｎ “は、第２のアドレスラッチ７０２のＱＯ出力から得らｔしる。アドレス比較回 路７０３からの出力゛Ｅｏｕ　ｔ“は−アドレスデコーダ７０４の第１人力Ａ１ に供給される。第２のアドレスラッチ７０２からのＱ１出力は、第２＾１及び第 １．ＡＯ大入力供給している第２のアドレスランチ７０２がらのＱ２及びＱ３出 カにょって、アドレスデコーダ７０４の第１人力Ａ０に供給される６アドレスラ ソチ７０１．７０２は、商業的に入手可能な型式５４ＬＳ３７４篤櫃回路がらな っていてもよい、アドレス比較回路７０３は　型式５４ＬＳ１３８篤櫃回路から なるアドレスデコーダと共に、商業的に入手可能な型式２５ＬＳ２５２１集漬回 路がらなっていてもよい。 入出力論理の基本的機能は、第１のラッチアドレス７０１？介してラッチさｌ’ したアドレス３、アドレス比較器７０３内の囁（アドレスと比較することである 。もし、アドレス比較器が、ＣＰ［Ｉがらのアドレス云データＴｉ得システムの アドレスとして認識したヒすると、アドレスデコーダ７０４にｔ′ｌする出力は 、データ取得システムに対する制御信号を生成することになる５こｔしら副署信 号は、データが入カポートロ０１〜６０４分介して入力可能にするクロフクパル スと、データ分情報バス５００３通してＲＡＭ５４２１〜４２３がら出力可吐に する“読み出し“信号と？含む、更に、入出力論理は線４５５．４５６上に制瀕 信号を生成し、制御シーク／すに変（Ｑ及び保存処理？飴めさせる。 笥潔に言うと、ＣＰｔ１の要求に、応答して入力信号の組を処理及び変換できる 航空機飛行データレコーダのデータ取得システム８説明してきたが、これにより 、ＣＰＵにす〕けろオーバヘッドが減少する。開示されたデータ取得システム（ ＝・ミの設計においてせ遍的であり、その設計により、婢埋されるべき入力信号 の完全なＣＰＩＩ制凋３制能３可能更に、入力信号にこコ加さｔしるゲイン要因 のり、ＰｉＪ制御分ら可能とする。 この発明の好適な実施例について詳旧に説明してきたが、こｔしに対し多くの修 正及び変形が可能であり、それラカこの発明の真言及び範囲内にあることは明ら がであｒ−−””’−−−−−−−　−−−”１Ｆ ｐ′ β′ 手続補正書 昭和６０年１０月１５日

Claims (1)

1. 【特許請求の範囲】 １．各選択信号組が対応するアドレス命令信号に応答して出力されるように、入 力信号の選択組を出力するための多重手段、 中央処理装置（ＣＰＵ）からの単一命令に応答して、各アドレス命令信号を生成 するための論理手段、及び選択信号組内の各信号に所定の処理を行うための処理 手段 からなる、前記ＣＰＵに応答して複数の前記入力信号を選択的に処理するための 、航空機飛行データレコーダのデータ取得システム、 ２．前記処理手段が、 前記ＣＰＵからのゲイン制御命令信号に応答して、所定のゲイン要因により選択 信号組内の各信号を増幅するための、ゲイン制御増幅器手段、 制御信号組内の各増幅信号の値を探知し、保持命令信号に応答して、各増幅信号 の瞬間値を保持するための探知保持回路手段、 入力の各信号を、その出力で対応するデジタル信号に変換するためのアナログデ ジタル変換器手段、及び選択信号組内の各信号の瞬間値を、前記アナログデジタ ル変換器手段の入力に対し、所定どおりに結合させるための制御器手段 からなることを特徴とする請求の範囲第１項記載のデータ取得システム。 ３．前記アナログデジタル変換器の入力に結合され結果として増幅された信号が 、アナログデジタル変換器誤差を最小とする選択範囲内になるように、各所定の ゲイン要因が選択されることを特徴とする請求の範囲第２項記載のデータ取得シ ステム。 ４．更に、 選択入力信号を所定の増減要因により減衰するための入力増減回路手段を備え、 各信号が、前記入力増減回路手段内で減衰され且つ前記ゲイン制御増幅器により 増幅された後、アナログデジタル変換器誤差を最小にする選択範囲内になるよう に、前記ゲイン制御増幅器のための前記ゲイン要因が選択されることを特徴とす る請求の範囲第２項記載のデータ取得システム。 ５．更に、 各アナログデジタル変換された選択信号組内の信号の瞬間値を保存するためのデ ジタル記憶手段を備え、選択信号組内の全てのアナログデジタル変換された信号 が前記デジタル記憶手段内に保存されたとき、前記制御器手段は、前記ＣＰＵに 対して割り込み信号を生成することを特徴とする請求の範囲第２項記載のデータ 取得システム。 ６．前記論理手段が、単一のＣＰＵ命令信号に応答して、ａ）前記多重手段が前 記選択入力信号の組を出力するように、所定のアドレス命令信号を生成し、ｂ） 選択信号組内の各信号が所定のゲイン要因により増幅されるように、ゲイン制御 命令信号を生成し、そして ｃ）アナログデジタル変換された選択信号組内の名信号の瞬間値が前記デジタル 記憶手段内に付加されるようこ、前記制御器手段を作動させる ことを特徴とする請求の範囲第５項記載のデータ取得システム。 ７．前記入力信号の少なくとも３つは同期センサからの出力信号であり、前記論 理手段は、前記多重手段が前記３つの同期信号を選択信号組として出力するよう にさせるための、アドレス命令信号を生成することを特徴とする請求の範囲第１ 項記載のデータ取得システム。 ８．前記入力信号の少なくとも１つはＡＣ比率信号であり、前記入力信号の少な くとも１つは前記ＡＣ比率信号のための標準ＡＣ信号であり、前記論理手段は、 前記多重手段が選択信号組として前記ＡＣ比率信号及び標準ＡＣ信号を出力する ようにさせるための、アドレス命令信号を生成することを特徴とする請求の範囲 第１項記載のデータ取得システム。 ９．アドレス命令信号に応答し、前記入力信号の選択組を出力するための多重手 段、 中央処理装置（ＣＰＵ）からのゲイン制御信号に応答して信号組内の各信号を所 定のゲイン要因により増幅するためのゲイン制御増幅器手段を含み、選択信号組 内の各信号のレベルに所定の制御を行うための信号レベル制御手段、 保持命令信号に応答して信号組内の各増幅信号の瞬間値を保持する手段、 入力の各信号を出力でデジタル信号に変換するためのアナログデジタル変換器手 段、及び 各保持信号値を、前記アナログデジタル変換器手段の入力に対し、所定通りに結 合するための制御器手段からなる、ＣＰＵに応答して多重入力信号を選択的に処 理するための、航空機飛行データレコーダのデータ取得システム。 １０．前記信号レベルが、前記入力信号の各々を所定の要因により減衰するため のにより減衰器手段を含むことを特徴とする請求の範囲第９項記載のデータ取得 システム。 １１．前記信号レベル制御手段が、各信号値をアナログデジタル変換器手段の誤 差を減少させるように選択された範囲に制御することを特徴とする請求の範囲第 ９項記載のデータ取得システム。 １２．前記信号レベル制御手段が、各信号値をアナログデジタル変換器手段の誤 差を減少させるように選択された範囲に制御することを特徴とする請求の範囲第 １０項記載のデータ取得システム。 １３．更に、 選択信号組内の信号の各アナログデジタル変換された瞬間値を保存するためのデ ジタル記憶手段を備え、選択信号組内の全てのアナログデジタル変換信号前記デ ジタル記憶手段内に保存されたとき、前記制御器手段が、前記ＣＰＵに対し割り 込み信号を生成することを特徴とする請求の範囲第９項記載のデータ取得システ ム。 １４．更に、 単一のＣＰＵ命令信号に応答して、 ａ）前記多重手段が選択入力信号の粗を出力するように、所定のアドレス命令信 号を生成し、ｂ）選択信号組内の各信号が所定のゲイン要因により増幅されるよ うに、所定のゲイン制御命令信号を生成し、そして ｃ）選択信号組内の各信号のアナログデジタル交換された瞬間値が前記デジタル 保存手段内に付加されるように、前記制御手段を作動する 論理手段を備えたことを特徴とする請求の範囲第１３項記載のデータ取得システ ム。 １５．前記入力信号の少なくとも３つは前記同期センサからの出力信号であり、 前記論理手段は、前記多重手段が選択信号組として前記３つの同期信号を出力す るようにさせるアドレス命令信号を生成することを特徴とする請求の範囲第１４ 項記載のデータ取得システム。 １６．前記入力信号に少なくとも１つはＡＣ比率信号であり、前記入力信号の少 なくとも１つは前記ＡＣ比率信号のための標準ＡＣ信号であり、前記論理手段は 、前記多重手段が選択信号組として前記ＡＣ比率信号及び標準ＡＣ信号を出力す るようにさせるアドレス命令信号を生成することを特徴とする請求の範囲第１４ 項記載のデータ取得システム。 １７．アドレス命令信号に応答し、前記アナログ信号の選択組を出力するための 第１の多重手段、選択信号組内の各信号に所定の処理を行うための処理手段、 アドレス命令信号に応答し、前記不連続信号の選択組を出力するための第２の多 重手段、 制御シーケンス信号に応答し、前記第１の多重手段が処理した信号組ヒ前記第２ の多重手段が出力した信号組との１つを選択的に出力するための第３の多重手段 、前記第３の多重手段からの各信号をデジタル信号に変換するためのアナログデ ジタル変換器手段、各アナログデジタル変換器手段が生成さた信号を保存するた めのデジタル記憶手段、及び 前記第３の多重手段からの出力信号を継続的にアナログデジタル変換すると共に 、前記第３のマルチプレクサ手段からの保存された各アナログデジタル変換出力 を有した前記デジタル記憶手段に応答して、中央処理装置（ＣＰＵ）に禁止信号 を提供する制御シーケンサ手段からなる、複数のアナログ入力信号及び複数の不 連続入力信号を有し、前記ＣＰＵに応答して前記アナログ及び不連続入力信号を 、前記ＣＰＵに伝達するためのデジタル信号に選択的に処理する航空機飛行デー タレコーダのデータ取得システムにおける、データ取得システム、１８．前記処 理手段が、 前記ＣＰＵからのゲイン制御命令信号に応答し、選択信号組内の各信号を所定の ゲイン要因により増幅するためのゲイン制御増幅手段、 選択信号組内の各増幅信号値を探知すると共に、保持命令信号に応答して各増幅 信号の瞬間値を保持するための探知保持回路手段 からなることを特徴とする請求の範囲第１７項記載のデータ取得システム。 １９．前記アナログデジタル変換器の入力に結合された結果としての増幅信号が 、アナログデジタル変換器手段の誤差を最小にする選択範囲内ヒなるように、各 所定のゲイン要因が選択されることを特徴とする請求の範囲第１８項記載のデー タ取得システム。 ２０．更に、 選択入力信号を所定の増減要因により減衰するための入力増減回路手段を備之、 各信号が、前記入力増減回路手段内で減衰され且つ前記ゲイン制御増幅器により 増幅された後、アナログデジタル交換器手段の誤差を最小にする選択範囲内とな るように、前記ゲイン制御増幅器のためのゲイン要因が選択されることを特徴と する請求の範囲第１８項記載のデータ取得システム。 ２１．更に、 論理手段を備え、前記論理手段は、単一のＣＰＵ命令信号に応答して、 ａ）前記第１の多重手段がアナログ信号の前記選択粗を出力するように、所定の アドレス命令信号を生成し、ｂ）前記選択信号組内の各アナログ信号が所定のゲ イン要因により増幅されるように、所定のゲイン制御命令信号を生成し、そして ｃ）第３の多重手段からのアナログデジタル変換信号が前記デジタル記憶手段内 に付加されるように、前記制御シーケンサ手段を作動させる 請求の範囲第１７項記載のデータ取得システム。 ２２．更に、 論理手段を備え、前記論理手段は、単一の多ビットＣＰＵ命令信号に応答して、 ａ）前記第１の多重手段がアナログ信号の前記選択組を出力するように、所定の アドレス命令信号を生成し、ｂ）前記選択信号組内の各アナログ信号が所定のゲ イン要因により増幅されるように、所定のゲイン制御命令信号を生成し、そして ｃ）第３の多重手段からのアナログデジタル変換信号が前記デジタル記憶手段内 に付加されるように、前記制御シーケンサ手段を作動させる 請求の範囲第１８項記載のデータ取得システム。 ２３．前記アナログ入力信号の少なくとも３つは同期からの出力信号であり、前 記論理手段は、前記第１の多重手段が前記３つの同期信号を選択組として出力す るようにさせる、アドレス命令信号を生成することを特徴とする請求の範囲第２ １項記載のデータ取得システム。 ２４．前記アナログ入力信号の少なくとも１つはＡＣ比率信号であり、前記アナ ログ入力信号に少なくとも１つは前記ＡＣ比率信号のための標準ＡＣ信号であり 、前記論理手段は、前記第１の多重手段が前記ＡＣ比率信号及び標準ＡＣ信号を 選択組として出力するようにさせる、アドレス命令信号を生成することを特徴と する請求の範囲第２１項記載のデータ取得システム。 ２５．更に、 データ取得システムに対する入力として所定のアナログ信号及び所定の不連続信 号を印加するための手段と、前記所定レベルのアナログ及び不連続システムが前 記データ取得システムを介して処理されて、前記所定のアナログ及び不連続信号 に対応するデジタル信号が前記デジタル記憶手段内に保存されるようにするため の手段と、前記所定のアナログ及び不連続信号に対応するデジタル信号を前記デ ジタル記憶手段から続み出すための手段とを含み、前記デジタル信号を所定値と 比較し、それらの間の所定の相連に応答して障害状態を指示する試験回路機構手 段 を備えた請求の範囲第１７項記載のデータ取得システム。