JPS6155702B2 - - Google Patents
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- Publication number
- JPS6155702B2 JPS6155702B2 JP54070337A JP7033779A JPS6155702B2 JP S6155702 B2 JPS6155702 B2 JP S6155702B2 JP 54070337 A JP54070337 A JP 54070337A JP 7033779 A JP7033779 A JP 7033779A JP S6155702 B2 JPS6155702 B2 JP S6155702B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- program
- control
- control program
- data
- Prior art date
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- Expired
Links
- 230000015654 memory Effects 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 8
- 238000012986 modification Methods 0.000 claims description 7
- 230000004048 modification Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 5
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 4
- 238000012937 correction Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Description
【発明の詳細な説明】
本発明はマイクロコンピユータを使用して端末
装置の制御を行なう端末装置のプログラム制御方
式に関する。
装置の制御を行なう端末装置のプログラム制御方
式に関する。
従来の端末装置では、制御プログラムの記憶媒
体として複数個の読出し専用メモリ（ROM）が
使用されているため、制御プログラムに変更があ
つた場合には、ROM自体を交換する必要があ
る。もし、プログラムの変更箇所が複数個の
ROMの各所に散在している場合は、変更箇所を
含むすべてのROMを交換しなければならないた
め費用がかかりすぎる欠点がある。
体として複数個の読出し専用メモリ（ROM）が
使用されているため、制御プログラムに変更があ
つた場合には、ROM自体を交換する必要があ
る。もし、プログラムの変更箇所が複数個の
ROMの各所に散在している場合は、変更箇所を
含むすべてのROMを交換しなければならないた
め費用がかかりすぎる欠点がある。
本発明の目的は上述の欠点を除去した端末装置
のプログラム制御方式を提供することにある。本
発明の制御方式は、電源投入直後ローダー・プロ
グラムによつて制御プログラムを記憶するROM
からランダム・アクセス・メモリ（RAM）に制
御プログラムデータを転送し、このプログラムを
修正データを記憶するROMのデータに従つて修
正した後、ローダー・プログラムから制御プログ
ラムによる装置制御を移行させることを特徴とす
る。このような制御方式により、制御プログラム
の変更により交換しなければならないROMの数
を減少させることができる。
のプログラム制御方式を提供することにある。本
発明の制御方式は、電源投入直後ローダー・プロ
グラムによつて制御プログラムを記憶するROM
からランダム・アクセス・メモリ（RAM）に制
御プログラムデータを転送し、このプログラムを
修正データを記憶するROMのデータに従つて修
正した後、ローダー・プログラムから制御プログ
ラムによる装置制御を移行させることを特徴とす
る。このような制御方式により、制御プログラム
の変更により交換しなければならないROMの数
を減少させることができる。
次に本発明を図面を参照して詳細に説明する。
第１図および第２図は従来の端末装置の制御方式
を説明する図である。端末装置制御用の制御プロ
グラムはｎ個のROM３−１〜３−ｎからなるメ
モリ３に記憶されている。制御プログラム中のｎ
箇所のアドレスA1，A2…………AnのデータD1，
D2…………Dnを各々D1′，D2′…………Dn′に変更
するとき、変更するデータのアドレスが第１図に
示すように、ROM３−１〜３−ｎの各々に含ま
れている場合には、アドレスA1，A2…………An
のデータを各々D1′，D2′…………Dn′に変更した
新たなROM３−１′〜３−n′を準備しなければな
らないため費用がかかる欠点がある。
第１図および第２図は従来の端末装置の制御方式
を説明する図である。端末装置制御用の制御プロ
グラムはｎ個のROM３−１〜３−ｎからなるメ
モリ３に記憶されている。制御プログラム中のｎ
箇所のアドレスA1，A2…………AnのデータD1，
D2…………Dnを各々D1′，D2′…………Dn′に変更
するとき、変更するデータのアドレスが第１図に
示すように、ROM３−１〜３−ｎの各々に含ま
れている場合には、アドレスA1，A2…………An
のデータを各々D1′，D2′…………Dn′に変更した
新たなROM３−１′〜３−n′を準備しなければな
らないため費用がかかる欠点がある。
第３図は本発明の一実施例を説明する図であ
る。図において、メモリを構成するROM３−１
〜３−ｎは第１図のROM３−１〜３−ｎと同じ
内容を有する。本発明のプログラム制御方式で
は、電源投入時に、ROM1に記憶されているロー
ダー・プログラムによつてマイクロプロセツサ
（CPU）２はROM３−１〜３−ｎからなるメモリ
３に記憶されている制御プログラムをランダム・
アクセス・メモリRAM４へ転送する。次にロー
ダー・プログラムに応じてROM５に記憶されて
いる修正データに従つて第５図に示されるRAM
４に記憶されている制御プログラムデータを書き
替える。第４図はROM５に記憶される修正デー
タのデータ形式を示し、修正データは修正メモリ
アドレスA′1〜A′nと修正データD′1〜D′nとによ
つて１つのデータブロツクを形成している。デー
タブロツクとデータブロツクとの間は区切りコー
ドFFによつて区切られている。CPU２は第４図
の修正データに従つてRAM４内の指定アドレス
に指定された修正データを書き込んで行き、修正
データの終了を意味する２個の区切りコードの検
出によりデータの修正を完了する。修正後の
RAMに記憶されているデータを第６図に示す。
第６図に示す制御プログラムのデータは第２図に
示す従来のROM交換によるプログラム修正後の
データと同一となる。CPU２は修正データの終
了を検出するとローダー・プログラムによる制御
から制御プログラムによる制御に移行する。
る。図において、メモリを構成するROM３−１
〜３−ｎは第１図のROM３−１〜３−ｎと同じ
内容を有する。本発明のプログラム制御方式で
は、電源投入時に、ROM1に記憶されているロー
ダー・プログラムによつてマイクロプロセツサ
（CPU）２はROM３−１〜３−ｎからなるメモリ
３に記憶されている制御プログラムをランダム・
アクセス・メモリRAM４へ転送する。次にロー
ダー・プログラムに応じてROM５に記憶されて
いる修正データに従つて第５図に示されるRAM
４に記憶されている制御プログラムデータを書き
替える。第４図はROM５に記憶される修正デー
タのデータ形式を示し、修正データは修正メモリ
アドレスA′1〜A′nと修正データD′1〜D′nとによ
つて１つのデータブロツクを形成している。デー
タブロツクとデータブロツクとの間は区切りコー
ドFFによつて区切られている。CPU２は第４図
の修正データに従つてRAM４内の指定アドレス
に指定された修正データを書き込んで行き、修正
データの終了を意味する２個の区切りコードの検
出によりデータの修正を完了する。修正後の
RAMに記憶されているデータを第６図に示す。
第６図に示す制御プログラムのデータは第２図に
示す従来のROM交換によるプログラム修正後の
データと同一となる。CPU２は修正データの終
了を検出するとローダー・プログラムによる制御
から制御プログラムによる制御に移行する。
以上のように、従来方式では、制御プログラム
の修正のためにｎ個のROMの交換が必要であつ
たのが、本発明方式では１個あるいは数個の修正
用ROM準備すればよい。第８図は本発明の他の
実施例を示す。
の修正のためにｎ個のROMの交換が必要であつ
たのが、本発明方式では１個あるいは数個の修正
用ROM準備すればよい。第８図は本発明の他の
実施例を示す。
第８図は、第７図に示すようなｍ個のプログラ
ム制御端末装置１０１〜１０ｍの制御プログラム
の変更を行う場合の本発明の他の実施例を示す。
第８図において、端末制御装置１１は第３図と同
一構成を有し、メモリ３の制御プログラムは
ROM５の修正データに従つてRAM４内で修正さ
れる。各端末装置１０１〜１０ｍは、制御装置１
１のRAM４からの修正された制御プログラムを
記憶するRAM４−１〜４−ｍと電源投入後RAM
４の修正制御プログラムをRAM４−１〜４−ｍ
に転送するためのローダー・プログラムを記憶す
るROML１−１〜１−ｍとから構成されている。
このように端末制御装置１１に接続される端末装
置１０１〜１０ｍの制御プログラムの変更は、端
末制御装置１１の修正用ROM５の変更のみです
む。これにより、従来の方式では制御プログラム
の変更のために（mxn）個の変換が必要であるの
に対し、本発明による端末制御方式では、１個あ
るいは数個のROMの交換ですむという大きな利
点を得ることができる。
ム制御端末装置１０１〜１０ｍの制御プログラム
の変更を行う場合の本発明の他の実施例を示す。
第８図において、端末制御装置１１は第３図と同
一構成を有し、メモリ３の制御プログラムは
ROM５の修正データに従つてRAM４内で修正さ
れる。各端末装置１０１〜１０ｍは、制御装置１
１のRAM４からの修正された制御プログラムを
記憶するRAM４−１〜４−ｍと電源投入後RAM
４の修正制御プログラムをRAM４−１〜４−ｍ
に転送するためのローダー・プログラムを記憶す
るROML１−１〜１−ｍとから構成されている。
このように端末制御装置１１に接続される端末装
置１０１〜１０ｍの制御プログラムの変更は、端
末制御装置１１の修正用ROM５の変更のみです
む。これにより、従来の方式では制御プログラム
の変更のために（mxn）個の変換が必要であるの
に対し、本発明による端末制御方式では、１個あ
るいは数個のROMの交換ですむという大きな利
点を得ることができる。
以上のように、本発明には、多数のROMに記
憶された装置制御プログラムの一部分にデータの
変更が必要になつたとき、交換すべきROMの個
数を最少限にできるという効果がある。
憶された装置制御プログラムの一部分にデータの
変更が必要になつたとき、交換すべきROMの個
数を最少限にできるという効果がある。
第１図および第２図は従来のプログラム制御方
式を説明する図、第３図〜第６図は本発明の一実
施例を説明する図、第７図および第８図は本発明
の他の実施例を説明する図である。 第３図および第８図において、２……マイクロ
プロセツサ、１−１〜１−ｍ，１はローダー・プ
ログラムを記憶するリード・オンリ・メモリ、３
は制御プログラムデータを記憶するリード・オン
リ・メモリ群、５は制御プログラムの修正データ
を記憶するリード・オンリ・メモリ、４，４−１
〜４−ｍはランダム・アクセス・メモリ。
式を説明する図、第３図〜第６図は本発明の一実
施例を説明する図、第７図および第８図は本発明
の他の実施例を説明する図である。 第３図および第８図において、２……マイクロ
プロセツサ、１−１〜１−ｍ，１はローダー・プ
ログラムを記憶するリード・オンリ・メモリ、３
は制御プログラムデータを記憶するリード・オン
リ・メモリ群、５は制御プログラムの修正データ
を記憶するリード・オンリ・メモリ、４，４−１
〜４−ｍはランダム・アクセス・メモリ。
Claims (1)
- １ マイクロコンピユータを用いて端末装置のプ
ログラム制御を行なう端末装置制御方式におい
て、制御プログラムを記憶している読出し専用メ
モリからなる第１のメモリと、この第１のメモリ
と同じ記憶容量を持つランダム・アクセス・メモ
リからなる第２のメモリと、前記第１のメモリの
制御プログラムを前記第２のメモリに転送するた
めのローダー・プログラムを記憶する読出し専用
メモリからなる第３のメモリと、前記制御プログ
ラムの一部を修正するためのデータを記憶してい
る読出し専用メモリからなる第４のメモリとから
構成され、前記第３のメモリに記憶されているロ
ーダー・プログラムによつて前記第１のメモリか
ら前記第２のメモリに前記制御プログラムを転送
し、前記第４のメモリに記憶されている修正デー
タに従つて前記第２のメモリに転送された制御プ
ログラムを変更したあと前記第２のメモリに記憶
された制御プログラムによつて前記端末装置の制
御を開始するようにしたことを特徴とする端末装
置のプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7033779A JPS55162130A (en) | 1979-06-05 | 1979-06-05 | Program control system of terminal equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7033779A JPS55162130A (en) | 1979-06-05 | 1979-06-05 | Program control system of terminal equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55162130A JPS55162130A (en) | 1980-12-17 |
| JPS6155702B2 true JPS6155702B2 (ja) | 1986-11-28 |
Family
ID=13428495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7033779A Granted JPS55162130A (en) | 1979-06-05 | 1979-06-05 | Program control system of terminal equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55162130A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH045596A (ja) * | 1990-04-20 | 1992-01-09 | Furuno Electric Co Ltd | 水中作業ロボットの位置検出装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972542A (ja) * | 1982-10-20 | 1984-04-24 | Hitachi Ltd | オブジエクトプログラム修正方式 |
| JPS6069781A (ja) * | 1983-09-26 | 1985-04-20 | Nec Corp | デ−タ収集システム |
| JPS6079451A (ja) * | 1983-10-07 | 1985-05-07 | Fujitsu Ltd | 入出力装置ゼネレ−シヨン方式 |
| JP2539367B2 (ja) * | 1985-11-27 | 1996-10-02 | 財団法人 鉄道総合技術研究所 | 端末システム |
| JPS62212858A (ja) * | 1986-03-14 | 1987-09-18 | Fujitsu Ltd | 端末装置のプログラムロ−ド方式 |
| JPH02114330A (ja) * | 1988-10-24 | 1990-04-26 | Brother Ind Ltd | 機器組込み型マイクロプロセッサのプログラム格納方法 |
-
1979
- 1979-06-05 JP JP7033779A patent/JPS55162130A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH045596A (ja) * | 1990-04-20 | 1992-01-09 | Furuno Electric Co Ltd | 水中作業ロボットの位置検出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55162130A (en) | 1980-12-17 |
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