JPS6161261B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は薄膜トランジスタ（以下TFTと略称
する）アレーの製造法に関するものであり、例え
ば表示パネル用のように高解像度でかつ均一性に
すぐれたTFTアレーを容易に製造できるように
することを目的とする。 薄膜トランジスタはソース、ドレイン各電極間
の半導体の電気伝導度を、半導体と接する絶えん
物層を介して設けられた第３の電極（ゲート電
極）に印加する電圧によつて制御するいわゆる電
界効果型トランジスタとして知られている。従来
TFTは、大面積にわたつてスイツチングアレー
を形成し易い、或るいは材料が安価なため低コス
トになりうるなどの点で、イメージセンサ或るい
はデイスプレイ素子用のスイツチングアレーを目
的にした研究が続けられている。 例えばTFTを表示パネルの各絵素に相当する
領域に設けると、表示パネルの性能を向上させる
ことができる。すなわち現在表示媒体としては、
プラズマ・エレクトロルミネセンス（EL）、けい
光表示、液晶、エレクトロクロミツク、電気泳動
など各種のものがあるが、マトリクスパネルを構
成してクロストークのないコントラストの明瞭な
像を形成しうるためにはまず第１に表示媒体の輝
度と表示媒体に印加する電圧との間に明確な閾値
特性が必要とされ、そこで各絵素にTFTのよう
なスイツチ素子を挿入すると、閾値特性を有しな
い表示媒体でも性能のすぐれたマトリクスパネル
を構成しうる。一方絵素数が多くなると、各絵素
が励起されるデユーテイが低下し、輝度の低下、
応答のおくれを引き起すが、各絵素にTFTのよ
うなスイツチ素子と必要に応じて信号保持用キヤ
パシタンスなどを設けておけば、デユーテイ向上
に寄与せしめることができる。 TFTアレーの一般的な製造法としてはたとえ
ばフイジツクスオブシンフイルムズ第２巻、1964
年アカデミイプレス発行の147頁―190頁ワイマー
氏のレビユー、或るいはプロシーデイング・オ
ブ・ザ・ソサイアテイ・フオ・インフオメーシヨ
ン・デイスプレイ第17巻、1976年フアーストコー
タ発行の39頁―55頁のブロデイ氏のレビユーに述
べられている通り、電極、半導体および絶えん物
を、所定のパタンに形成された開口を有する金属
マスクを基板に密着させて蒸着することによつて
形成している。従来の方法のように、電極、半導
体、絶えん体を１回のポンプダウンでつぎつぎに
所定のパタンに蒸着する方法は、それぞれの膜が
すべて高真空下で形成されるため、汚染の少ない
清浄な膜が得られること、工数が少ないことなど
の特長を有している。しかし一方では例えば位置
ずれなどの欠陥のない蒸着マスクを得ることが困
難であり、また各層を異なつたパタンに形成する
ために、高真空下でマスクを交換し、或るいは２
枚の金属マスクの相対位置を変更して、所定の開
口パタンを構成せしめるに当つては高精度の機械
的なマスク駆動系を必要とし、このため装置およ
び制御系が複雑高価にならざるを得なかつた。一
方マスク開口の密度を上げるには、マスクは薄く
なければならず、マスクが薄くなると機械的強度
が低下し、大面積にわたつて基板との均一な密着
を果たすことが困難になるなど蒸着パタンの寸法
や位置精度と製作しうるTFTアレーの集積度と
は両立し難い関係にあつた。さらに金属マスクを
用いる際の致命的な欠点は、マスクと基板の膨張
係数の差から生じるパタンの位置づれの問題であ
る。ガラス基板の熱膨張係数はせつ氏１度当り約
３×10^-6（パイレツクスガラス）〜約９×10^-6
（ソーダガラス）であり一方蒸着マスクのそれ
は、アンバーで（１〜２）×10^-6、コバールで約
６×10^-6、ステンレススチール（18Cr，8Ni）で
16.4×10^-6であり、このようなことから全く膨張
係数の等しい基板と蒸着マスクを選定することは
非常に困難でありかつ材料選定に厳しい制約をう
けることになる。仮に両者の膨張係数に１×10^-6
の差異があつた場合、250℃の温度に基板を加熱
して蒸着を行うと室温下（20℃）で長さが各々
100mmであつた基板と蒸着マスクの間には、約23
μの位置ずれを生じる。 一方上述のような基板を加熱して蒸着するよう
な場合、上にのべた熱膨張係数のちがいによる位
置ずれのみでなく、マスクのそり、ゆがみ等が発
生するため、高集積度のTFTアレーを大面積に
わたつてレジストレーシヨンよく形成することは
蒸着マスクを用いてはとうてい望み難いものとな
る。 TFTアレーを蒸着マスクを用いることなく形
成する試みはたとえばプロシーデイングオブザソ
サイアテイフオーインフオメーシヨンデイスプレ
イ誌第14巻４号、1973年或るいはフイリツプステ
クニカルレビユー第27巻、1966年の両誌にそれぞ
れ記載されている。これらに記載されている報告
によるとソース・ドレイン或るいはゲートなどの
電極はフオトエツチング法によつて形成される。
前者に記載されているTFTの構成は第１図に示
す如くゲート絶えん物層１と半導体層２はパタン
化されることなく基板３のほぼ全面にわたつて一
様に積層されていることに特徴があり、一方後者
に記載されているTFTの構成は第２図に示す如
くソース、ドレイン、ゲートの各電極４，５，６
が同一面上にありかつゲート絶えん物層１が陽極
酸化によりゲート電極部のみに形成されている点
に特徴がある。 発明者等は高集積度のTFTアレーを構成する
ため蒸着マスクを用いる方およびエツチング法に
より各層をパタン化する方法の両者について種々
検討した結果、蒸着マスクを用いる方法は先にの
べた通り高集積化をはかる場合困難が伴うことが
わかつた。一方第１図および第２図から明らかな
ように、従来のエツチング法によるTFTアレー
の構成についてみると、ここで特徴的なことは基
板３側からみて半導体層２が絶えん物層１の外側
に設けられていることである。通常表示素子に使
用するTFTアレーでは、EL、液晶、電気泳動表
示用分散体などの表示媒体は第１図、第２図に示
したTFTアレーの最外側表面上に設けられて半
導体層２にも接触するから、半導体層２と表示媒
体との学的相互作用をさけるためには半導体層２
を不活性な絶えん膜で保護しなければならない。
そのための保護膜は通常ドレイン電極をおおつて
はならないから、従来のTFTの構成では所定の
パタンを有する保護膜を設ける工程がさらに必要
になる。加えるに第１図に示した構成での難点
は、ソース、ドレインの各電極４，５をエツチン
グによつて設ける際に、半導体層２が電極エツチ
ング液に直接さらされるため特性が劣化し易く、
このため半導体層の溶解、剥離、汚染が生じ易い
点にある。 また第２図に示した構成のTFTにおける難点
は、当初ソース電極４、ドレイン電極５のそれぞ
れを全面的におおうように被着された半導体層２
をソース電極４、ドレイン電極５のそれぞれの表
面の一部が露出するように、破線で示した半導体
層の部分２′をエツチングによつて除去しなけれ
ばならず、したがつてその際半導体層２に直接レ
ジストを塗布してエツチングすると半導体層の所
要部分までを剥離、汚染し易く、したがつて特性
が安定で信頼性の高い素子を得難い点にある。 ところでシリコンICの製造において現在最も
一般的に採用されているフオトエツチング技術が
TFTアレーの製造に於ては未だ満足な成功をお
さめていないのは、推察するに大面積にわたる高
精度フオトエツチングの困難さ、素子の汚染、工
程の煩雑さ等もあるが、エツチング法に基づく実
用的製造法が未開発であつたことが主たる理由と
考えられる。 発明者等は高集積度の薄膜トランジスタアレー
を均一にかつ比較的少ない工程数で製造しうる実
用的な方法を開発することに成功した。以下に図
面を用い本発明の実施例を説明する。 説明に先立ち次の表に製造工程の概要を示す。

【表】 表に示すようにまず第一工程としてガラス等の
絶えん基板３上にアルミニウム、クロム、金、な
どの金属、或るいは酸化インジウム、或るいは酸
化スズなどの透明導電体を約200〜1000Åの厚さ
に全面に一様に被着して第１電極層を形成する。
つぎに第２工程として、上記第１電極層上にけい
皮酸エステル系あるいはフエノールノボラツク樹
脂系など周知のフオトレジストを塗布、露光現像
してのち、上記第１電極層をたとえば第３図に示
すようにエツチングによつてソース電極４、ドレ
イン電極５および接続用の電極７―１，７―２、
或るいは必要に応じて抵抗素子の一方の電極など
を一括して同時に形成する。上記第１電極層とし
てアルミニウムを用いた場合そのエツチングには
硝酸、りん酸、水の混液、同じくクロムを用いた
場合そのエツチングには酸化セリウムを溶解した
硫酸溶液、酸化スズおよび酸化インジウムを用い
た場合そのエツチングには希塩酸、金を用いた場
合そのエツチングには王水をそれぞれ使用すると
よい。次に第３工程として上記各電極上にあるレ
ジストを除去するとともに全体をよく洗浄し乾燥
した後真空容器に入れ上記各電極の面を含む全面
にたとえば、硫化カドミウム、セレン化カドミウ
ム、硫化鉛、テルルなどの半導体の材料を50Å〜
1000Åの厚さに一様に蒸着ないしスパツタリング
によつて被着し半導体層を形成する。引きつづい
て第４工程として別の蒸着源より酸化アルミニウ
ムなどの絶えん物を上記半導体層の上から0.1〜
0.6μｍの厚みになるよう全面に蒸着ないしスパ
ツタによつて被着し絶えん物層を形成する。第５
工程として基板３を真空容器から取出してのち先
にのべたと同様フオトレジストを全面に塗布し、
フオトエツチングにより第３図の被線で囲んだ領
域にほぼ対応させて第４図に示すようにゲート絶
えん物層１のパタン、および後に接続用電極がク
ロスする領域にクロスオーバ用絶えん物層８のパ
タンをそれぞれ形成する。絶えん物層に酸化アル
ミニウムを用いた場合にはエツチング液として60
℃の温りん酸を用いるとよい。このようにして不
要部分の半導体層が露出したところで、第６工程
として基板３を半導体用エツチング液に浸漬して
上記不要部分の半導前層を除去する。半導体層と
してセレン化カドミウム半導体を用いた場合は、
エツチング液として前記アルミニウム用エツチン
グ液を使用しうる。以上の工程によりソース電極
４上とドレイン電極５上との両方にかかるように
して所定の形状に半導体層２、ゲート絶えん物層
１の積層されたものが形成され、また接続用電極
がクロスする領域にはクロスオーバ用絶えん物層
８がその下に残つた半導体層９と積層された形で
形成される。なおここでクロスオーバ用絶えん層
８の下に残つた半導体層９は素子として機能しな
い。上記基板の酸化アルミ膜上に残つたレジスト
膜を除去してのち基板をよく洗じようし、第７工
程として再び基板を真空容器に入れ、ゲート電極
および接続用電極の材料をほぼ基板全面に蒸着し
て第２電極層を形成する。このとき蒸着の不要な
基板エツジ部のみは、先に蒸着においてもそうで
あつたが通常蒸発蒸気からマスクされる。 第２電極層の材料としてはアルミニウム、クロ
ムなどが適する。金、酸化インジウム、酸化スズ
などはそのエツチング液が酸化アルミニウム絶え
ん膜やセレン化カドミウム半導体膜を侵すので用
いられない。次に第８工程として、上記第２電極
層を所要の形状にホトエツチングしてゲート電極
６抵抗素子、容量素子などが接続される接続用電
極７―３、および第２工程で形成された接続用電
極７―１，７―２を互いに電気的に接続すること
のないようにして、それら電極７―１，７―２上
にそれぞれ積層される接続用電極７―４のそれぞ
れのパタンを形成することによりTFTが作られ
る。なおここで電極７―４は電極７―１，７―２
に積層されたことによりそれら電極７―１，７―
２を強度的に補強し、またそれら電極７―１，７
―２における電気的負荷を一部担う作用を有す
る。また電極７―１の方に積層された電極７―４
は電極７―３と一体にできており、したがつて第
２工程で電極７―２にクロスしないようにその近
くで切れていた電極７―１をクロスオーバ絶えん
層８をまたぐようにして接続している。電極７―
１上に積層された電極７―４にはゲート電極６も
一体になつている。ゲート電極６、接続用電極７
―３，７―４等上に残つたフオトレジスト膜は十
分に硬化してそのまま残しておけば、これら電極
を保護する役割を果たす。以上の工程において
は、その下に残つた半導体層も含めたクロスオー
バ用絶えん物層８の形成が、ゲート絶えん物層１
と半導体層２との相次ぐ形成と並行して同時にお
こなわれることになる。ところで第４工程におい
て絶えん物層を0.1〜0.6μｍの厚みになるように
形成したのは通常の状態を考えた上のことである
が、TFTアレーに例えば高耐圧の特性を要する
場合或るいは容量素子を設ける必要がある場合な
どには、絶えん性に関しての信頼性をより高める
ためにクロスオーバ用或るいは容量素子用の絶え
ん物層を別な工程でその厚さが信頼性をより高め
るに充分な厚さになるようにして設けるのが望ま
しい。すなわち第２工程で第３図におけるソース
電極４ドレイン電極５のそれぞれ形成したのち第
３工程で半導体の材料を蒸着する前に、後に接続
線用電極がクロスする領域にクロスオーバ或るい
は容量素子用の絶えん物層を充分な厚さに設ける
か、ないしは第５，第６工程のそれぞれにおいて
半導体層２とゲート絶えん物層１のパタン形成が
順次終了してのち、すなわち第７工程で第２電極
層を形成する前に同じく充分な厚さに設けるとよ
い。クロスオーバ或るいは容量素子用の絶えん物
層としては、酸化アルミニウム、酸化セリウムな
どの金属酸化物や或るいはフオトレジストなどの
有機ポリマーが使用できる。 金属酸化物の絶えん物層はその厚さが約１μｍ
もあればまたフオトレジスト膜はその厚さが２μ
ｍもあれば、50V以上の電圧に耐えることがわか
つており、したがつてクロスオーバないし容量素
子用絶えん層として上記金属酸化物をその厚みが
１μｍ以上に、或るいはフオトレジストを２μｍ
以上になるように設けてやれば絶えん性に関する
信頼性をより向上することができる。 上記いずれの材料を用いる場合も全面的に被膜
を形成してのちフオトエツチングによりクロスオ
ーバの領域或るいは容量素子を配設する領域に所
定のパタンを形成するとよい。なおTFTの特性
によつては前述の第４工程における絶えん物層を
通常最大厚みである0.6μｍよりさらに厚く２μ
ｍの厚さにまで被着形成してもよい。その場合に
はむろん絶えん性に関する信頼性は充分なものと
なる。 以上に述べた通り本発明によるTFTアレーの
製造法において、先に述べたクロスオーバ用絶え
ん物層をゲート絶えん物層と同時に形成する方法
では、基板を真空容器へ出し入れする回数は３回
レジストの露光、現像は３回、電極エツチング２
回、半導体層、絶えん物層のエツチング各１回で
ある。一方前述のようにクロスオーバ或るいは容
量素子用の絶えん物層にフオトレジスト膜を用い
る場合には、レジストのフオトエツチングが上に
のべたものより１回追加される。以上の如く本発
明によるTFTアレーの製造法では、工程数がき
わだつて少ないという訳ではないが、この製造法
で特に慎重さを要求されるのはレジストの露光時
におけるマスク合わせのみで電極や絶えん物層或
るいは半導体層を形成するための材料を蒸着する
時には、精々基板のはしをマスクするぐらいで、
したがつて高精度の蒸着マスクと基板とのデリケ
ートなマスク合せ工程を必要としないため多数の
基板を同時に処理することができ総合的に生産性
は向上するのはいうまでもなく次のような多くの
利点を有する。 すなわちエツチングによる半導体層のパタン形
成に関し前述のように第４工程において半導体層
の上を全面的に絶えん物層でおおい、この後第５
工程でその絶えん物層の上にパタン形成のための
フオトレジストを塗布して、第６，第７工程で絶
えん物層のフオトエツチングに続いて半導体層の
パタン形成をおこなうようにしており、したがつ
て半導体層にフオトレジスト膜が接触することが
ないのでフオトレジスト塗布による半導体層の汚
染といつた問題は生じない。また所要の半導体層
の面は終始全面的に絶えん物層によりおおわれた
ままで、したがつてエツチングにおいてもその半
導体層の面がエツチング液にさらされることがな
いので、半導体層のエツチング液による溶解、剥
離、汚染といつたような問題も生じない。さらに
は所要の半導体層の面をおおつている絶えん物層
は、半導体層に対し保護膜としての機能も有する
から、改めて半導体層上に保護膜を設ける工程を
必要としないなど多くの利点を有する。 所でTFT等のような電界効果トランジスタに
於てはゲート絶えん物層中或るいはゲート絶えん
物層と半導体層の界面に可動性イオン、分極性不
純物、電荷トラツプなどが存在すると特性を不安
定化することが知られている。従つて安定な
TFT特性を得るためには、ゲート絶えん物層と
半導体層の界面は汚染のない清浄な状態に保つ必
要がある。このようなことに対し本発明による
TFTアレーの製造法では、半導体とゲート絶え
ん物層は高真空下で相ついで設けられるから最も
デリケートなこれら両者間の界面での汚染からま
ぬかれることができる。その他、本発明における
利点は以下に述べる通りである。 酸化インジウム或るいは酸化スズなどの透明導
電体がセレン化カドミウム半導体に対してオーミ
ツク接触することが明らかになり、この結果上記
透明導電材料をTFTのソース電極或るいはドレ
イン電極の材料として有効に利用できるばかりで
なく、この場合電極が透明であるために、TFT
を設ける表示媒体に液晶を用いて透過形の表示パ
ネルを構成することも極めて容易となつた。 なお本発明によるTFT製造法では、電極、半
導体、絶えん物層すべてをフオトエツチングによ
つてパタン化するために、約100mm角以上の大面
積の基板においても、約10μのオーダーのパタン
を形成することが可能であり、従来の金属マスク
を用いた製造法では不可能であつた大面積で高集
積度のTFTスイツチングアレーをレジストレー
シヨンよく形成することが可能となつた。 一方本発明の製造法では蒸着マスクを使用しな
いために蒸着、スパツタなどを行う際に、基板の
温度を自由にコントロールすることができ、
TFT素子のドレイン電流値の随意な制御、薄膜
の基板或るいは他の薄膜への付着性の向上、ゲー
ト絶えん物、或るいはクロスオーバ用或るいは容
量素子用の絶えん物の耐圧の向上などを必要に応
じて基板加熱下で膜形成を行うことにより実現す
ることができる。 なお以上の説明においては表示パネルの絵素ス
イツチング用のTFTアレーを例にとりその製造
法についてのべたが本発明のTFT製造法はTFT
などの能動素子、薄膜抵抗素子や薄膜容量素子な
どの受動素子より構成される各種薄膜機能回路の
製造に適用できることは言うまでもない。

【図面の簡単な説明】

第１図はエツチング法を用いて製造した従来の
TFTの断面図、第２図は同じくエツチング法を
用いて製造した従来の他のTFTの断面図、第３
図は本発明一つの実施例であるTFTアレーの製
造法により製造しよとするTFTアレーの第２工
程終了後における一部を示す正面図、第４図は上
記TFTアレーの製造法により製造したTFTアレ
ーの第３図において破線で囲んだ領域に対応した
部分の正面図である。 １……ゲート絶えん物層、２……半導体層、３
……絶えん基板、４……ソース電極、５……ドレ
イン電極、６……ゲート電極、７―１，７―２，
７―３，７―４……接続配線用電極、８……クロ
スオーバ或るいは容量素子用絶えん層。

Claims (1)

1. 【特許請求の範囲】 １ 絶えん性基板上に第１電極層を一様に形成す
   る第１工程、上記第１電極層をフオトエツチング
   することにより所定のパターンを有するソース電
   極、ドレイン電極および接続用電極を形成する第
   ２工程、上記第１電極層上およびエツチングで除
   去された部分の表面上に真空下でほぼ全面的かつ
   一様に半導体層を形成する第３工程、上記第３工
   程に引き続いて真空下で上記半導体層の上に一様
   に絶えん物層を形成する第４工程、フオトエツチ
   ングにより上記絶えん物層を所定のパタンに形成
   する第５工程、エツチングにより上記半導体層を
   所定のパタンに形成する第６工程、上記基板の上
   記絶えん物層を有する面側にほぼ全面的かつ一様
   に第２電極層を形成する第７工程、上記第２電極
   層をフオトエツチングにより少なくともゲート電
   極および接続用電極の各パターンを形成する第８
   工程のそれぞれを有することを特徴とする薄膜ト
   ランジスタアレーの製造法。 ２ 第２工程の後基板の第１電極層を有する面側
   にクロスオーバ或るいは容量素子用の絶えん物層
   を形成してから第３工程に移る特許請求の範囲第
   １項記載の薄膜トランジスタアレーの製造法。 ３ 第６工程の後基板の絶えん物層を有する面側
   にクロスオーバ或るいは容量素子用の絶えん物層
   を形成してから第７工程に移る特許請求の範囲第
   １項記載の薄膜トランジスタアレーの製造法。 ４ 第１電極層を酸化インジウムおよび酸化すず
   よりなるグループのなかより選ばれた少なくとも
   １種を用いて形成する特許請求の範囲第１項記載
   の薄膜トランジスタアレーの製造法。