JPS6194579A - デイジタル式位相制御装置 - Google Patents
デイジタル式位相制御装置Info
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- JPS6194579A JPS6194579A JP59215403A JP21540384A JPS6194579A JP S6194579 A JPS6194579 A JP S6194579A JP 59215403 A JP59215403 A JP 59215403A JP 21540384 A JP21540384 A JP 21540384A JP S6194579 A JPS6194579 A JP S6194579A
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/18—Controlling the angular speed together with angular position or phase
- H02P23/186—Controlling the angular speed together with angular position or phase of one shaft by controlling the prime mover
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Feedback Control In General (AREA)
- Control Of Electric Motors In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は被制御体の回転位相を制御するディジタル式位
相制御装置に関するものである。
相制御装置に関するものである。
従来例の構成とその問題点
第１図はディジタル式位相制御装置の従来例であシ、１
は被制御体（モータまたはモータにより駆動される回転
体）、２は周波数発電機（以下ＦＧと記す）、３はディ
ジタル速度比較手段、４はディジタルフィルタ、５は駆
動手段、６は回転位置検出器（以下ＰＧと記す）、７は
ディジタル位相比較手段、８はディジタルフィルタであ
る。
は被制御体（モータまたはモータにより駆動される回転
体）、２は周波数発電機（以下ＦＧと記す）、３はディ
ジタル速度比較手段、４はディジタルフィルタ、５は駆
動手段、６は回転位置検出器（以下ＰＧと記す）、７は
ディジタル位相比較手段、８はディジタルフィルタであ
る。
被制御体１０回転数すなわち回転速度はＦＧ２により速
度に比例した周波数の信号（ＦＧ倍信号ＳＦＧとして検
出し、回転位相を表わす信号（ＰＧ倍信号 ＳＰＧをＰ
Ｇｅにより検出する。ＦＧ倍信号ＦＧは速度比較手段３
に入力し、クロックパルスＣＫ１によりその周波数をデ
ィジタル的に弁別（速度比較）してディジタル速度誤差
情報Ｄｓ１を検出する。速度誤差情報Ｄｓ１はディジタ
ルフィルタ４でディジタル的な処理をしてそのディジタ
ル出力Ｄｓ２を駆動手段５に導ひき、被制御体１の回転
速度を制御する。一方、ＰＧ信号ＳＰＧ外部基準信号Ｓ
ＲＦと共に位相比較手段７に入力し、クロックパルスＣ
Ｋ２により２信号の位相差をディジタル的に弁別（位相
比較）してディジタル位相誤差情報ＤＰ１を検出する。
度に比例した周波数の信号（ＦＧ倍信号ＳＦＧとして検
出し、回転位相を表わす信号（ＰＧ倍信号 ＳＰＧをＰ
Ｇｅにより検出する。ＦＧ倍信号ＦＧは速度比較手段３
に入力し、クロックパルスＣＫ１によりその周波数をデ
ィジタル的に弁別（速度比較）してディジタル速度誤差
情報Ｄｓ１を検出する。速度誤差情報Ｄｓ１はディジタ
ルフィルタ４でディジタル的な処理をしてそのディジタ
ル出力Ｄｓ２を駆動手段５に導ひき、被制御体１の回転
速度を制御する。一方、ＰＧ信号ＳＰＧ外部基準信号Ｓ
ＲＦと共に位相比較手段７に入力し、クロックパルスＣ
Ｋ２により２信号の位相差をディジタル的に弁別（位相
比較）してディジタル位相誤差情報ＤＰ１を検出する。
位相誤差情報ＤＰ１はディジタルフィルタ８でディジタ
ル的な処理をしてそのディジタル出力ＤＰ２を速度比較
手段３に導ひき、被制御体１の回転位相を制御する。以
上により被制御体１の回転位相（信号５ＰＧ）を基準位
相（信号”ＲＦ ）に同期させるディジタル式位相制御
装置を具現している。
ル的な処理をしてそのディジタル出力ＤＰ２を速度比較
手段３に導ひき、被制御体１の回転位相を制御する。以
上により被制御体１の回転位相（信号５ＰＧ）を基準位
相（信号”ＲＦ ）に同期させるディジタル式位相制御
装置を具現している。
まず、速度比較手段３２位相比較手段７の動作を第２図
、第３図により説明する。
、第３図により説明する。
速度比較手段３にはＦＧ倍信号ＦＧとクロックパルスＣ
Ｋ１とを入力し、タイミング的に先行したラッチパルス
ＳＬ１と後行したプリセットパルスＳＰ１とを作成する
。通常、速度比較手段３はＭビットの２進カウンタで構
成し、その下位Ｎビットから速度誤差情報Ｄｓ１を検出
する構成としており、プリセットパルス’ＰＲにより等
価的な台形波ＳＺ１をディジタル的に作成し、ラッチパ
ルスＳＬ１によりラッチして速度誤差情報Ｄｓ１を得て
いる。Ｔ、は速度比較の基準周期、ＴＦＧはＦＧ倍信号
ＦＧの周期である。Ａは”ＦＧ ＞ Ｔ ｉで低速状態
、ＢはＴＦＧ＝Ｔ、で等速状態、Ｃは”ＦＧ ＜ ”
ｉで高速状態であり、状態Ａでは台形波Ｓ２１の最小値
を、状態Ｂでは中心値を、状態Ｃでは最大値をそれぞれ
ラッチ（サンプリング）し、状態Ａでは加速、状態Ｃで
は減速がなされ状態Ｂで安定するように制御される。
Ｋ１とを入力し、タイミング的に先行したラッチパルス
ＳＬ１と後行したプリセットパルスＳＰ１とを作成する
。通常、速度比較手段３はＭビットの２進カウンタで構
成し、その下位Ｎビットから速度誤差情報Ｄｓ１を検出
する構成としており、プリセットパルス’ＰＲにより等
価的な台形波ＳＺ１をディジタル的に作成し、ラッチパ
ルスＳＬ１によりラッチして速度誤差情報Ｄｓ１を得て
いる。Ｔ、は速度比較の基準周期、ＴＦＧはＦＧ倍信号
ＦＧの周期である。Ａは”ＦＧ ＞ Ｔ ｉで低速状態
、ＢはＴＦＧ＝Ｔ、で等速状態、Ｃは”ＦＧ ＜ ”
ｉで高速状態であり、状態Ａでは台形波Ｓ２１の最小値
を、状態Ｂでは中心値を、状態Ｃでは最大値をそれぞれ
ラッチ（サンプリング）し、状態Ａでは加速、状態Ｃで
は減速がなされ状態Ｂで安定するように制御される。
位相比較手段７には外部基準信号ＳＲＦ、 Ｐ Ｇ信号
ＳＰＧ及びクロックパルスＯＫ２を入力し、外部基準信
号ＳＲＦによりプリセットパルスＳＰ２を作成し、ＰＧ
倍信号ＰＧによりラッチパルスＳＬ２を作成する。位置
比較手段７も速度比較手段３同様、Ｋビットの２進カウ
ンタで構成し、その下位Ｌビットから位相誤差情報ＤＰ
１を検出する構成としており、プリセットパルスＳＰ２
により等価的な台形波Ｓ２２をディジタル的に作成し、
ラッチパルスＳＬ２によりラッチして位相誤差情報ＤＰ
１を得ている。
ＳＰＧ及びクロックパルスＯＫ２を入力し、外部基準信
号ＳＲＦによりプリセットパルスＳＰ２を作成し、ＰＧ
倍信号ＰＧによりラッチパルスＳＬ２を作成する。位置
比較手段７も速度比較手段３同様、Ｋビットの２進カウ
ンタで構成し、その下位Ｌビットから位相誤差情報ＤＰ
１を検出する構成としており、プリセットパルスＳＰ２
により等価的な台形波Ｓ２２をディジタル的に作成し、
ラッチパルスＳＬ２によりラッチして位相誤差情報ＤＰ
１を得ている。
図示の状態は定常状態であり、外部基準信号ＳＲＦにて
作成した台形波Ｓ２２の傾斜部中央位置をＰＧ倍信号Ｐ
Ｇにて作成したラッチパルスＳＬ２でラッチしている。
作成した台形波Ｓ２２の傾斜部中央位置をＰＧ倍信号Ｐ
Ｇにて作成したラッチパルスＳＬ２でラッチしている。
この状態がくずれて台形波Ｓ２２の上底部をラッチする
進相状態、下底部をラッチする遅相状態では位相誤差情
報ＤＰ１がそれぞれ最大値。
進相状態、下底部をラッチする遅相状態では位相誤差情
報ＤＰ１がそれぞれ最大値。
最小値となるので、被制御体１を遅相、進相制御するこ
とで定常状態（位相同期状態）にすることができる。こ
れは、ディジタルフィルタ８で位相誤差情報ＤＰ１にデ
ィジタル的な処理を施したディジタル出力ＤＰ２を速度
比較手段３に導ひき、制御する構成で具現できる。ディ
ジタル出力”Ｐ２による速度比較手段３の制御方法とし
ては、■ 速度誤差情報Ｄｓ１に加算する方法、■ 基
準周期Ｔ１を変調する方法がある。言うまでもないが、
位相比較手段７は２進カウンタ構成であるから、所定の
計数値をデコードして内部基準信号を発生し、外部基準
信号ＳＲＦに代えて用いる構成も可能であり、ＰＧ倍信
号ＰＧはＦＧ倍信号ＦＧを分周して用いる構成も可能で
ある。
とで定常状態（位相同期状態）にすることができる。こ
れは、ディジタルフィルタ８で位相誤差情報ＤＰ１にデ
ィジタル的な処理を施したディジタル出力ＤＰ２を速度
比較手段３に導ひき、制御する構成で具現できる。ディ
ジタル出力”Ｐ２による速度比較手段３の制御方法とし
ては、■ 速度誤差情報Ｄｓ１に加算する方法、■ 基
準周期Ｔ１を変調する方法がある。言うまでもないが、
位相比較手段７は２進カウンタ構成であるから、所定の
計数値をデコードして内部基準信号を発生し、外部基準
信号ＳＲＦに代えて用いる構成も可能であり、ＰＧ倍信
号ＰＧはＦＧ倍信号ＦＧを分周して用いる構成も可能で
ある。
次に、ディジタルフィルタ４，８を第４図に示す具体例
によりその構成、動作及び第１図のシステムに及ぼす影
響について説明する。
によりその構成、動作及び第１図のシステムに及ぼす影
響について説明する。
第４図Ａはアップダウンカウンタ式ディジタルフィルタ
（Ｕ／Ｄカウンタ式り、Ｆ ） 、第４図Ｂは累積加算
式ディジタルフィルタ（累積加算式り、Ｆ）である。デ
ィジタルフィルタの基本構成要素は、Ｕ／Ｄカウンタ式
が分周手段９とＵ／Ｄカウンタ１１、累積加算式が加算
手段１４と遅延手段（記憶手段）１５とであり、これに
より積分特性が得られる。乗算手段１２．１６と加算手
段１３．１７はそれぞれ比例特性を付加するだめの手段
であり、これにより比例積分特性が得られる。Ｕ／Ｄカ
ウンタ式り、Ｆの動作は、分周手段９においてクロック
パルスＣＫ３を入力ディジタル信号Ｄ１ （ＤＳｌｌ
ＤＰｌが相当）と基準ディジタル信号Ｄｏとの差の絶対
値に等しい周波数に分周し、その分周出力Ｓ１をＵ／Ｄ
カウンタ１１のクロック入力とする。一方、大小判別手
段１０においてり。とＤｌ との大小判別を行ない、
その出力Ｓ２ をＵ／Ｄ切換入力とする。これによりＵ
／Ｄカウンタ１１からＤｏを基準値としたＤｌ の積分
出力Ｄ２ （ＤＳ２ 、ＤＰ２が相当）が得られる。
（Ｕ／Ｄカウンタ式り、Ｆ ） 、第４図Ｂは累積加算
式ディジタルフィルタ（累積加算式り、Ｆ）である。デ
ィジタルフィルタの基本構成要素は、Ｕ／Ｄカウンタ式
が分周手段９とＵ／Ｄカウンタ１１、累積加算式が加算
手段１４と遅延手段（記憶手段）１５とであり、これに
より積分特性が得られる。乗算手段１２．１６と加算手
段１３．１７はそれぞれ比例特性を付加するだめの手段
であり、これにより比例積分特性が得られる。Ｕ／Ｄカ
ウンタ式り、Ｆの動作は、分周手段９においてクロック
パルスＣＫ３を入力ディジタル信号Ｄ１ （ＤＳｌｌ
ＤＰｌが相当）と基準ディジタル信号Ｄｏとの差の絶対
値に等しい周波数に分周し、その分周出力Ｓ１をＵ／Ｄ
カウンタ１１のクロック入力とする。一方、大小判別手
段１０においてり。とＤｌ との大小判別を行ない、
その出力Ｓ２ をＵ／Ｄ切換入力とする。これによりＵ
／Ｄカウンタ１１からＤｏを基準値としたＤｌ の積分
出力Ｄ２ （ＤＳ２ 、ＤＰ２が相当）が得られる。
ここで、大小判別手段１０は必ずしも必要でなく、Ｄｏ
を１ｏ・・・・・・０（またば０１・・・・・・１）の
如き特定値を設定する場合は、入力Ｄ１ の最上位ビッ
トをＵ／Ｄ切換入力とすることが可能である。累積加算
式り、Ｆの動作は、記憶手段１６で加算手段１４の出力
巧を記憶し、その出力Ｄ５と入力Ｄ１とを加算手段１４
で加算する。これにより加算手段１４から入力Ｄ１ の
積分出力Ｄ２ （Ｄｓ２．ＤＰ２が相当）が得られる。
を１ｏ・・・・・・０（またば０１・・・・・・１）の
如き特定値を設定する場合は、入力Ｄ１ の最上位ビッ
トをＵ／Ｄ切換入力とすることが可能である。累積加算
式り、Ｆの動作は、記憶手段１６で加算手段１４の出力
巧を記憶し、その出力Ｄ５と入力Ｄ１とを加算手段１４
で加算する。これにより加算手段１４から入力Ｄ１ の
積分出力Ｄ２ （Ｄｓ２．ＤＰ２が相当）が得られる。
通常、記憶手段１５の記憶動作には速度比較手段３２位
相比較手段７のラッチパルスＳＬ１．ＳＬ２がそれぞれ
用いられる。なお、乗算手段１２．１６で乗じる係数は
１を含む実数であり、加算手段１３．１７から比例積分
出力Ｄ４ （Ｄｓ２．ＤＰ２が相当）が得られる。
相比較手段７のラッチパルスＳＬ１．ＳＬ２がそれぞれ
用いられる。なお、乗算手段１２．１６で乗じる係数は
１を含む実数であり、加算手段１３．１７から比例積分
出力Ｄ４ （Ｄｓ２．ＤＰ２が相当）が得られる。
これらのディジタルフィルタは、必要に応じて積分要素
または比例積分要素として第１図の４゜８の手段に適用
される。しかし、被制御体１の起動や速度切換時等にお
いて、Ｕ／Ｄカウンタ１１゜記憶手段１５の出力Ｄ２．
Ｄ５は必ずしも特定されず、位相制御装置の位相同期引
込みがスムーズかつスピーディになされない。これは、
Ｕ／Ｄカウンタ１１．記憶手段１６の初期状態に起因す
る。
または比例積分要素として第１図の４゜８の手段に適用
される。しかし、被制御体１の起動や速度切換時等にお
いて、Ｕ／Ｄカウンタ１１゜記憶手段１５の出力Ｄ２．
Ｄ５は必ずしも特定されず、位相制御装置の位相同期引
込みがスムーズかつスピーディになされない。これは、
Ｕ／Ｄカウンタ１１．記憶手段１６の初期状態に起因す
る。
即ち、例えば被制御体１を減速するときに最大値（また
は近傍の値）を出力し、加速するときに最小値（または
近傍の値）を出力することができない場合、Ｕ／Ｄカウ
ンタ式り、Ｆであるとアップかダウンかのカウント動作
を待たなければならず、位相同期引込みに多くの時間を
要し、累積加算式り、Ｆも同様であり、最悪の場合は記
憶手段１６が最小値または最大値をホールドした状態と
なり、位相同期引込みができなくなる等の問題点があっ
た。
は近傍の値）を出力し、加速するときに最小値（または
近傍の値）を出力することができない場合、Ｕ／Ｄカウ
ンタ式り、Ｆであるとアップかダウンかのカウント動作
を待たなければならず、位相同期引込みに多くの時間を
要し、累積加算式り、Ｆも同様であり、最悪の場合は記
憶手段１６が最小値または最大値をホールドした状態と
なり、位相同期引込みができなくなる等の問題点があっ
た。
発明の目的
本発明は上記従来例の問題点を解消するものであり、起
動や速度切換時等における位相同期引込みを短縮したデ
ィジタル式位相制御装置を提供することを目的とするも
のである。
動や速度切換時等における位相同期引込みを短縮したデ
ィジタル式位相制御装置を提供することを目的とするも
のである。
発明の構成
本発明は、ディジタル式位相制御装置を構成するディジ
タルフィルタを速度比較手段の速度比較の状態に応じて
制御する構成とすることにより、起動や速度切換時での
位相同期引込み時間を短縮できるものである。
タルフィルタを速度比較手段の速度比較の状態に応じて
制御する構成とすることにより、起動や速度切換時での
位相同期引込み時間を短縮できるものである。
実施例の説明
以下実施例により本発明の構成、動作を説明する。第５
図は本発明の実施例を示すディジタル式位相制御装置の
電気的ブロック図である。
図は本発明の実施例を示すディジタル式位相制御装置の
電気的ブロック図である。
第５図に於いて、１８は速度比較手段３の速度比較の状
態を検出する状態検出手段であり、この状態検出手段１
８の検出出力Ｓ３によりディジタルフィルタ４，８の状
態を制御する構成とした点が第１図従来例との差異であ
る。以下に本発明のポイントを説明する。
態を検出する状態検出手段であり、この状態検出手段１
８の検出出力Ｓ３によりディジタルフィルタ４，８の状
態を制御する構成とした点が第１図従来例との差異であ
る。以下に本発明のポイントを説明する。
通常、速度比較手段３は第２図に示す動作をし、台形波
ＳＺ１を形成するのに第６図に示す信号５ＮＨ１ＳＮＬ
を作成して用いている。これは速度比較手段３を形成す
るＭビットの２進カウンタから下位Ｎビット出力を計数
終了前の１サイクルのみ取出すために必要な信号である
。ＳＮＨは台形波ＳＺ１の“Ｈｎレベル期間イを設定す
るだめの信号、ＳＮＬは”Ｌ”レベル期間ハを設定する
ための信号であり、この２信号により速度比較誤差を検
出できる速度比較期間口を設定している。ここで、期間
ハは被制御体１を加速すべき期間、期間イは減速すべき
期間であり、速度引込み２位相引込み共に不可能である
。従って、この期間にあっては、状態検出手段１８の出
力Ｓ３により期間・・ではディジタルフィルタ４から加
速指令、ディジタルフィルタ８から進相指令を出力し、
期間イではディジタルフィルタ４から減速指令、ディジ
タルフィルタ８から遅相指令を出力する制御を行なう。
ＳＺ１を形成するのに第６図に示す信号５ＮＨ１ＳＮＬ
を作成して用いている。これは速度比較手段３を形成す
るＭビットの２進カウンタから下位Ｎビット出力を計数
終了前の１サイクルのみ取出すために必要な信号である
。ＳＮＨは台形波ＳＺ１の“Ｈｎレベル期間イを設定す
るだめの信号、ＳＮＬは”Ｌ”レベル期間ハを設定する
ための信号であり、この２信号により速度比較誤差を検
出できる速度比較期間口を設定している。ここで、期間
ハは被制御体１を加速すべき期間、期間イは減速すべき
期間であり、速度引込み２位相引込み共に不可能である
。従って、この期間にあっては、状態検出手段１８の出
力Ｓ３により期間・・ではディジタルフィルタ４から加
速指令、ディジタルフィルタ８から進相指令を出力し、
期間イではディジタルフィルタ４から減速指令、ディジ
タルフィルタ８から遅相指令を出力する制御を行なう。
次に、期間口では速度引込み２位相引込み共に可能であ
るから、期間イ、ノ・での制御を解除し、かつディジタ
ルフィルタ４，８を速度引込み状態１位相引込み状態の
定常状態に即設定し、以後状態検出手段１８による制御
を解除する。このようにすれば本発明の目的とする位相
制御装置の位相同期引込みをスムーズかつスピーディに
行なうことができ、引込み時間の短縮が可能である。
るから、期間イ、ノ・での制御を解除し、かつディジタ
ルフィルタ４，８を速度引込み状態１位相引込み状態の
定常状態に即設定し、以後状態検出手段１８による制御
を解除する。このようにすれば本発明の目的とする位相
制御装置の位相同期引込みをスムーズかつスピーディに
行なうことができ、引込み時間の短縮が可能である。
第７図は状態検出手段１８の具体回路例であり、速度比
較手段５ＮＨ２ＳＮＬからディジタルフィルタ４．８を
制御するための信号Ｓ３を作成する。第８図は第７図の
動作波形であり、Ａは加速（起動）時の動作、Ｂは減速
時の動作を示す。
較手段５ＮＨ２ＳＮＬからディジタルフィルタ４．８を
制御するための信号Ｓ３を作成する。第８図は第７図の
動作波形であり、Ａは加速（起動）時の動作、Ｂは減速
時の動作を示す。
第７図に於いて、１９は第１シフトレジスタ、２０は第
２シフトレジスタであり、１ｓＡ、 １ｓＢ。
２シフトレジスタであり、１ｓＡ、 １ｓＢ。
２ＯＡ、２０ＢはＤ７リツプフロツプ（ＤＦＦ）、１９
Ｃは２人力ＮＡＮＤゲート（２ＮＡＮＤ）、２０Ｃ，２
０Ｄは２人力ＮＯＲゲー）（’２ＮＯＲ）である。信号
ＳＮＨ，ＳＮＬばそれぞれ第１シフトレジスタ１９のＤ
ＦＦ１９Ａ、１９ＢのＤ入力とし、ラッチパルスＳＬ１
によりラッチする。ＤＦＦｌｓＡのＱ出力は信号５Ｅ（
Ｈ）として出力し、ＤＦＦ１９ＢのＱ出力は２ＮＡＮＤ
１９Ｃにて信号”ＮＬとのＮＡＮＤをとり信号ＲＥ（Ｌ
）として出力する。次に、信号ＳＥ（ハ）、ＲＥ（Ｌ）
はそれぞれ第２シフトレジスタ２０のＤＦＦ２ＯＡ、−
２０ＢのＤ入力とし、ラッチパルスＳＬ１またはプリセ
ットパルスＳＰ１によりラッチする。２ＮｏＲ２０Ｃに
てＤＦＦ２０ＡのＱ出力と信号５Ｅ（Ｈ）とのＮＯＲを
と９信号ＲＥ（Ｅ（）を出力し、２ＮＯＲ２０Ｄ′にて
ＤＦＦ２０ＢのＱ出力と信号ＲＥ（Ｌ）とのＮＯＲをと
り信号５Ｅ（Ｌ）を出力するこれら４種類の信号５Ｅ（
Ｅ（）、 ＲＥ（Ｉ、）、 ＲＥ（ハ）。
Ｃは２人力ＮＡＮＤゲート（２ＮＡＮＤ）、２０Ｃ，２
０Ｄは２人力ＮＯＲゲー）（’２ＮＯＲ）である。信号
ＳＮＨ，ＳＮＬばそれぞれ第１シフトレジスタ１９のＤ
ＦＦ１９Ａ、１９ＢのＤ入力とし、ラッチパルスＳＬ１
によりラッチする。ＤＦＦｌｓＡのＱ出力は信号５Ｅ（
Ｈ）として出力し、ＤＦＦ１９ＢのＱ出力は２ＮＡＮＤ
１９Ｃにて信号”ＮＬとのＮＡＮＤをとり信号ＲＥ（Ｌ
）として出力する。次に、信号ＳＥ（ハ）、ＲＥ（Ｌ）
はそれぞれ第２シフトレジスタ２０のＤＦＦ２ＯＡ、−
２０ＢのＤ入力とし、ラッチパルスＳＬ１またはプリセ
ットパルスＳＰ１によりラッチする。２ＮｏＲ２０Ｃに
てＤＦＦ２０ＡのＱ出力と信号５Ｅ（Ｈ）とのＮＯＲを
と９信号ＲＥ（Ｅ（）を出力し、２ＮＯＲ２０Ｄ′にて
ＤＦＦ２０ＢのＱ出力と信号ＲＥ（Ｌ）とのＮＯＲをと
り信号５Ｅ（Ｌ）を出力するこれら４種類の信号５Ｅ（
Ｅ（）、 ＲＥ（Ｉ、）、 ＲＥ（ハ）。
５Ｅ（Ｌ）が状態検出手段１８の検出出力Ｓ３であり、
必要に応じてディジタルフィルタ４，８の制御に用いる
。なお、第１シフトレジスタ１９のＤＦＦ１９Ｂと２Ｎ
ＡＮＤ１９Ｃは、通常速度比較手段３の具備する起動指
令機能であり、必ずしも状態検出手段１８で新設する必
要はない。
必要に応じてディジタルフィルタ４，８の制御に用いる
。なお、第１シフトレジスタ１９のＤＦＦ１９Ｂと２Ｎ
ＡＮＤ１９Ｃは、通常速度比較手段３の具備する起動指
令機能であり、必ずしも状態検出手段１８で新設する必
要はない。
第９図は状態検出手段１８の出力Ｓ１３にて制御される
ディジタルフィルタの実施例である。第９図において、
ＡはＵ／Ｄカウンタ式り、ＦにおいてＵ／Ｄカウンタ１
１を制御する構成、Ｂは累積加算式り、Ｆにおいて記憶
手段１５を制御する構成である。
ディジタルフィルタの実施例である。第９図において、
ＡはＵ／Ｄカウンタ式り、ＦにおいてＵ／Ｄカウンタ１
１を制御する構成、Ｂは累積加算式り、Ｆにおいて記憶
手段１５を制御する構成である。
第１０図は第９図のＵ／Ｄカウンタ１１．記憶手段１５
の制御法を説明するための具体回路例である。
の制御法を説明するための具体回路例である。
第１０図に於いて、フリップフロップＦＦ１〜ＦＦｓは
Ｕ／Ｄカウンタ１１の２進カウンタ、記憶手段１６のラ
ッチ回路にそれぞれ対応する。Ａは加速時のみに対応可
能であシ、期間ノ・は信号ＲＥ（Ｌ）によりＦＦ１〜Ｆ
Ｆｓを全てリセットし、最小値すなわち加速指令、進相
指令を出力する。期間口に入ったら信号ＲＥ （Ｌ）に
よるリセット動作を解除し、ＭＳＢのＦＦａのみ信号５
Ｅ（Ｌ）により瞬間セットを行ない中心値に設定し、以
後ＦＦ１〜ＦＦｓの制御を解除する。これにより低速か
らの引込みを短縮できる。Ｂは加速、減速時に適用可能
であり、ＦＦ１〜ＦＦｓに全てセット人力Ｓとリセット
入力Ｈのあるものを用いる。期間ノ・から期間口に移行
するときの制御はＡと同様であり、期間イから期間口に
移行するときの制御を新設の２ＯＲゲート２１．２２に
て追加している。即ち、期間イでは信号５Ｅ（Ｅ（）に
よりＦＦ１〜ＦＦａを全てセットし、最大値すなわち減
速指令、遅相指令を出力する。期間口に入ったら信号Ｒ
Ｅ（Ｈ）により下位ビットＦＦ１〜ＦＦＴの瞬間リセッ
トを行ない中心値に設定し、以後ＦＦ１〜ＦＦｓの制御
を解除する。これにより低速及び高速からの引込みを短
縮できる。
Ｕ／Ｄカウンタ１１の２進カウンタ、記憶手段１６のラ
ッチ回路にそれぞれ対応する。Ａは加速時のみに対応可
能であシ、期間ノ・は信号ＲＥ（Ｌ）によりＦＦ１〜Ｆ
Ｆｓを全てリセットし、最小値すなわち加速指令、進相
指令を出力する。期間口に入ったら信号ＲＥ （Ｌ）に
よるリセット動作を解除し、ＭＳＢのＦＦａのみ信号５
Ｅ（Ｌ）により瞬間セットを行ない中心値に設定し、以
後ＦＦ１〜ＦＦｓの制御を解除する。これにより低速か
らの引込みを短縮できる。Ｂは加速、減速時に適用可能
であり、ＦＦ１〜ＦＦｓに全てセット人力Ｓとリセット
入力Ｈのあるものを用いる。期間ノ・から期間口に移行
するときの制御はＡと同様であり、期間イから期間口に
移行するときの制御を新設の２ＯＲゲート２１．２２に
て追加している。即ち、期間イでは信号５Ｅ（Ｅ（）に
よりＦＦ１〜ＦＦａを全てセットし、最大値すなわち減
速指令、遅相指令を出力する。期間口に入ったら信号Ｒ
Ｅ（Ｈ）により下位ビットＦＦ１〜ＦＦＴの瞬間リセッ
トを行ない中心値に設定し、以後ＦＦ１〜ＦＦｓの制御
を解除する。これにより低速及び高速からの引込みを短
縮できる。
第１１図はディジタルフィルタの他の実施例である。第
９図実施例との差異は出力ゲート手段２３゜２４を付加
し、状態検出手段１８の出力Ｓ３により制御する構成と
しだ点であり、状態検出手段１８゜Ｕ／Ｄカウンタ１１
．記憶手段１６の簡素化を可能にしたものである。なお
、出力ゲート手段２３は加算手段１３の出力Ｄ４をゲー
ト出力する構成としてもよく、出力ゲート手段２４は記
憶手段１５の出力Ｄ６または加算手段１７の出力Ｄ４を
ゲート出力する構成としてもよい。
９図実施例との差異は出力ゲート手段２３゜２４を付加
し、状態検出手段１８の出力Ｓ３により制御する構成と
しだ点であり、状態検出手段１８゜Ｕ／Ｄカウンタ１１
．記憶手段１６の簡素化を可能にしたものである。なお
、出力ゲート手段２３は加算手段１３の出力Ｄ４をゲー
ト出力する構成としてもよく、出力ゲート手段２４は記
憶手段１５の出力Ｄ６または加算手段１７の出力Ｄ４を
ゲート出力する構成としてもよい。
第１２図は第１１図のＵ／Ｄカウンタ１１．記憶手段１
５．出力ゲート手段２３．２４の制御法を説明するため
の具体回路例である。第１２図Ａ。
５．出力ゲート手段２３．２４の制御法を説明するため
の具体回路例である。第１２図Ａ。
Ｂはそれぞれ第１０図Ａ、 Ｈに対応する回路例であ
り、Ａでは期間ノ・で信号ＲＥ（Ｌ）によりＦＦ１〜Ｆ
ＦＴをリセット、ＦＦｓをセットして中心値に設定し、
出力ゲート手段２６ではＦＦｓの出力を２ＡＮＤゲート
２５Ａを介して出力する構成とし、インバータ２６によ
る反転出力で制御して出力Ｄ２′を最小値とする。そし
て、期間口に入ったらこの制御を解除する。また、Ｂで
はＡに加えて、期間イで２０Ｒゲート２７を介した信号
５Ｅ（Ｅ（）によりＦＦ１〜ＦＦｓを中心値に設定し、
出力ゲート手段２６では下位ピッ）ＦＦ１〜ＦＦ７の出
力を２０Ｒゲート２６Ｂ〜２５Ｈを介して出力する構成
とし、信号５Ｅ（）（）で制御して出力Ｄ２′を最大値
とする。
り、Ａでは期間ノ・で信号ＲＥ（Ｌ）によりＦＦ１〜Ｆ
ＦＴをリセット、ＦＦｓをセットして中心値に設定し、
出力ゲート手段２６ではＦＦｓの出力を２ＡＮＤゲート
２５Ａを介して出力する構成とし、インバータ２６によ
る反転出力で制御して出力Ｄ２′を最小値とする。そし
て、期間口に入ったらこの制御を解除する。また、Ｂで
はＡに加えて、期間イで２０Ｒゲート２７を介した信号
５Ｅ（Ｅ（）によりＦＦ１〜ＦＦｓを中心値に設定し、
出力ゲート手段２６では下位ピッ）ＦＦ１〜ＦＦ７の出
力を２０Ｒゲート２６Ｂ〜２５Ｈを介して出力する構成
とし、信号５Ｅ（）（）で制御して出力Ｄ２′を最大値
とする。
そして、期間口に入ったらこの制御を解除する。
なお、期間ハのとき２０Ｒゲー）２５Ｂ〜２５ＨＫは開
いており、期間イのとき２ＡＮＤゲート２５Ａは開いて
いる。以上のように構成すれば、第７図に示す状態検出
手段の第２シフトレジスタ２０を不要にできると共にフ
リップ７０ツブＦＦ１〜ＦＦｓをセットまたはリセット
の何れか一方の機能のみで済ませることができ、構成の
簡素化が計れる。
いており、期間イのとき２ＡＮＤゲート２５Ａは開いて
いる。以上のように構成すれば、第７図に示す状態検出
手段の第２シフトレジスタ２０を不要にできると共にフ
リップ７０ツブＦＦ１〜ＦＦｓをセットまたはリセット
の何れか一方の機能のみで済ませることができ、構成の
簡素化が計れる。
以上説明したディジタルフィルタの具体例は、第５図の
ディジタルフィルタ４，８に共通に用いることが可能で
あり、本発明の目的とするスムーズかつスピーディな位
相同期引込みが可能である。
ディジタルフィルタ４，８に共通に用いることが可能で
あり、本発明の目的とするスムーズかつスピーディな位
相同期引込みが可能である。
ここで、速度比較手段３を制御する方法として■の基準
周期Ｔｉ ｆ′制御する方法を採用する場合は、ディジ
タルフィルタ８を第１２図の出力ゲート手段２５．イン
バータ２６を削除した構成とし、ＦＦ１〜ＦＦｓの中心
値設定だけで済ませることができる。
周期Ｔｉ ｆ′制御する方法を採用する場合は、ディジ
タルフィルタ８を第１２図の出力ゲート手段２５．イン
バータ２６を削除した構成とし、ＦＦ１〜ＦＦｓの中心
値設定だけで済ませることができる。
上記説明は本発明の１実施例であり、本発明の思想を逸
脱しない範囲での種々の構成が可能なことは言うまでも
ない。
脱しない範囲での種々の構成が可能なことは言うまでも
ない。
発明の効果
状態に応じてディジタルフィルタを制御する構成とした
ため、位相制御装置の同期引込みを短縮することができ
、その実用的効果は犬である。
ため、位相制御装置の同期引込みを短縮することができ
、その実用的効果は犬である。
第１図は従来のディジタル式位相制御装置のブロック図
、第２図、第３図は同従来例の動作波形図、第４図は同
従来例に用いられるディシルフィルタのブロック図、第
５図は本発明における一実施例のディジタル式位相制御
装置のブロック図、第６図は同実施例の動作波形図、第
７図は同実施例の状態検出手段の具体回路図、第８図同
具体回路例の動作波形図、第９図は本発明実施例に適用
せる一実施例のディジタルフィルタのブロック図、第１
０図は同実施例の部分的な具体回路図、第１１図は本発
明実施例に適用せる他実施例のディジタルフィルタのブ
ロック図、第１２図は同実施例の部分的な具体回路図で
ある。 ３・・・・・・速度比較手段、４，８・・・・・・ディ
ジタルフィルタ、５・・・・・・駆動手段、７・・・・
・・位相比較手段。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第４図 （Ａｌ ／θ （ｓ′’ 、６ 第５図 第６図 第７図 ５Ｅ（ｔ］□゛ ＲＥ（Ｈ） 第９図 （Ａン 第１０図 （，４１ 第１１図 第１２図 （ＡＩ Ｄ２′
、第２図、第３図は同従来例の動作波形図、第４図は同
従来例に用いられるディシルフィルタのブロック図、第
５図は本発明における一実施例のディジタル式位相制御
装置のブロック図、第６図は同実施例の動作波形図、第
７図は同実施例の状態検出手段の具体回路図、第８図同
具体回路例の動作波形図、第９図は本発明実施例に適用
せる一実施例のディジタルフィルタのブロック図、第１
０図は同実施例の部分的な具体回路図、第１１図は本発
明実施例に適用せる他実施例のディジタルフィルタのブ
ロック図、第１２図は同実施例の部分的な具体回路図で
ある。 ３・・・・・・速度比較手段、４，８・・・・・・ディ
ジタルフィルタ、５・・・・・・駆動手段、７・・・・
・・位相比較手段。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第４図 （Ａｌ ／θ （ｓ′’ 、６ 第５図 第６図 第７図 ５Ｅ（ｔ］□゛ ＲＥ（Ｈ） 第９図 （Ａン 第１０図 （，４１ 第１１図 第１２図 （ＡＩ Ｄ２′
Claims (3)
- （１）被制御体の位相誤差情報をディジタル的に検出す
る位相比較手段と、前記位相比較手段の出力をディジタ
ル的に処理するディジタルフィルタと、前記被制御体の
速度誤差情報をディジタル的に検出する速度比較手段と
、前記速度比較手段の速度比較状態を検出する状態検出
手段とを具備し、前記状態検出手段の出力により前記デ
ィジタルフィルタを制御すると共に前記ディジタルフィ
ルタの出力により前記被制御体の回転位相を制御するこ
とを特徴とするディジタル式位相制御装置。 - （２）ディジタルフィルタの出力により速度比較手段を
制御すると共に速度比較手段の出力により被制御体の回
転位相を制御することを特徴とする特許請求の範囲第１
項記載のディジタル式位相制御装置。 - （３）速度比較手段の出力をディジタル的に処理する第
２のディジタルフィルタを具備し、状態検出手段の出力
により前記第２のディジタルフィルタを制御すると共に
前記第２のディジタルフィルタの出力により被制御体の
回転位相を制御することを特徴とする特許請求の範囲第
２項記載のディジタル式位相制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215403A JPH0646873B2 (ja) | 1984-10-15 | 1984-10-15 | デイジタル式位相制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215403A JPH0646873B2 (ja) | 1984-10-15 | 1984-10-15 | デイジタル式位相制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6194579A true JPS6194579A (ja) | 1986-05-13 |
| JPH0646873B2 JPH0646873B2 (ja) | 1994-06-15 |
Family
ID=16671744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59215403A Expired - Fee Related JPH0646873B2 (ja) | 1984-10-15 | 1984-10-15 | デイジタル式位相制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646873B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61143822A (ja) * | 1984-12-18 | 1986-07-01 | Hitachi Ltd | デイジタル制御装置 |
| JPS63178782A (ja) * | 1987-01-17 | 1988-07-22 | Rohm Co Ltd | 位相サ−ボ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192481A (ja) * | 1982-05-04 | 1983-11-09 | Matsushita Electric Ind Co Ltd | モ−タの速度制御装置 |
-
1984
- 1984-10-15 JP JP59215403A patent/JPH0646873B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192481A (ja) * | 1982-05-04 | 1983-11-09 | Matsushita Electric Ind Co Ltd | モ−タの速度制御装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61143822A (ja) * | 1984-12-18 | 1986-07-01 | Hitachi Ltd | デイジタル制御装置 |
| JPS63178782A (ja) * | 1987-01-17 | 1988-07-22 | Rohm Co Ltd | 位相サ−ボ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0646873B2 (ja) | 1994-06-15 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |