JPS6211959A - 割込み処理方式 - Google Patents
割込み処理方式Info
- Publication number
- JPS6211959A JPS6211959A JP15153385A JP15153385A JPS6211959A JP S6211959 A JPS6211959 A JP S6211959A JP 15153385 A JP15153385 A JP 15153385A JP 15153385 A JP15153385 A JP 15153385A JP S6211959 A JPS6211959 A JP S6211959A
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- JP
- Japan
- Prior art keywords
- cpu
- channel
- channels
- interrupt
- interruption
- Prior art date
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- Pending
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- Bus Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し概 要〕
複数の中央処理装置（以下、ＣＰＵと略称する）が、複
数のチャネルを共有する情報処理システムにおいて、各
ＣＰＵに各チャネルに対応したビットを持ち、ソフトウ
ェアにより設定し、ソフトウェアにより動的に変更可能
なルートマスクを設け、各チャネルからの割込み要求に
対する受付の可否をルートマスクの対応ビットの値によ
り判定するようにしたもので、これにより、割込みキャ
ンセル等による負担を軽減した。
数のチャネルを共有する情報処理システムにおいて、各
ＣＰＵに各チャネルに対応したビットを持ち、ソフトウ
ェアにより設定し、ソフトウェアにより動的に変更可能
なルートマスクを設け、各チャネルからの割込み要求に
対する受付の可否をルートマスクの対応ビットの値によ
り判定するようにしたもので、これにより、割込みキャ
ンセル等による負担を軽減した。
［産業上の利用分野〕
本発明は、複数台のＣＰＵと、複数台のチャネルから構
成される情報処理システムにおいて、チャネルからの割
込み処理の方式に関するものである。
成される情報処理システムにおいて、チャネルからの割
込み処理の方式に関するものである。
近年、情報処理システムの性能向上、および信頼性向上
などの点から、複数のＣＰＵを配備し、各ＣＰＵは複数
のチャネルを共有するという方式がとられてきた。
などの点から、複数のＣＰＵを配備し、各ＣＰＵは複数
のチャネルを共有するという方式がとられてきた。
本発明は、このようなシステムにおいて、ソフトウェア
に負担をかけることなく、割込み性能を向上させ、且つ
ハードウェア的に簡単化を図ったものである。
に負担をかけることなく、割込み性能を向上させ、且つ
ハードウェア的に簡単化を図ったものである。
［従来の技術］
複数のＣＰＵが複数のチャネルを共有する情報処理シス
テムにおいて、従来は、１つのチャネルからの割込み要
求は総てのＣＰＵに加えられ、最初に割込み許可を与え
たＣＰＵとの間で割込み処理を行い、他のＣＰＵからの
割込み許可に対してはキャンセルしなければならなかっ
た。
テムにおいて、従来は、１つのチャネルからの割込み要
求は総てのＣＰＵに加えられ、最初に割込み許可を与え
たＣＰＵとの間で割込み処理を行い、他のＣＰＵからの
割込み許可に対してはキャンセルしなければならなかっ
た。
［発明が解決しようとする問題点コ
上記従来の割込み処理方式によれば、割込み許可に対す
るキャンセルのような無駄な処理を必要として、割込み
処理の効率を悪くしているという問題点があった。
るキャンセルのような無駄な処理を必要として、割込み
処理の効率を悪くしているという問題点があった。
本発明は、このような問題点を解消し、ソフトウェアに
負担をかけることなく、割込み性能を向上した方式を提
供しようとするものである。
負担をかけることなく、割込み性能を向上した方式を提
供しようとするものである。
［問題点を解決するための手段］
第１図は本発明の割込み処理方式の原理ブロック図を示
す。
す。
第１図に示すＣＰＵ＃Ｏは、複数のチャネル♯Ａ、♯Ｂ
、＃Ｃ，＃Ｄを共有する情報処理システムにおけるＣＰ
Ｕ＃Ｏ，＃１．−のうちの１つである。
、＃Ｃ，＃Ｄを共有する情報処理システムにおけるＣＰ
Ｕ＃Ｏ，＃１．−のうちの１つである。
各チャネル♯Ａ、♯Ｂ、＃Ｃ，＃Ｄからの割込み線は、
総てのＣＰＵ＃Ｏ，＃］、、−に接続されている。
総てのＣＰＵ＃Ｏ，＃］、、−に接続されている。
各ＣＰＵ＃○、＃１．−の割込み処理部には、各チャネ
ル♯Ａ、♯Ｂ、＃Ｃ，＃Ｄにそれぞれ対応したビット♯
Ａ、♯Ｂ、＃Ｃ，＃Ｄを持つルートマスク１を？Ｊ！備
する。
ル♯Ａ、♯Ｂ、＃Ｃ，＃Ｄにそれぞれ対応したビット♯
Ａ、♯Ｂ、＃Ｃ，＃Ｄを持つルートマスク１を？Ｊ！備
する。
ルートマスク１の各ビットは、ソフトウェアによって設
定され、且つソフトウェアによって動的に変更可能とな
っており、各ＣＰＵは各チャネルからの割込み要求に対
して、割込み受付するか否かをルートマスク１により判
定する。
定され、且つソフトウェアによって動的に変更可能とな
っており、各ＣＰＵは各チャネルからの割込み要求に対
して、割込み受付するか否かをルートマスク１により判
定する。
各ＣＰＵにおいて、ルートマスク１によって制御さた後
の割込み要求は、従来から設けられている、主割込みマ
スク２によって制御される。
の割込み要求は、従来から設けられている、主割込みマ
スク２によって制御される。
主割込みマスク２は、そのＣＰＵへの割込み要求を総て
禁止するものである。
禁止するものである。
［作用］
第１図に示すシステムは、１つのオペレーティング・シ
ステムの下で走行する、密に結合されたマルチＣＰＵの
情報処理システムの場合であって、このようなシステム
構成において、各チャネルからの割込みが、複数のＣＰ
ｔＪで受は付けられた場合、複数ＣＰＵの中から１台を
選択し、他のＣＰＵに対しては割込みキャンセルをしな
ければならないことを避けるため、予め各チャネルの割
込み先ＣＰＵをソフトウェアにより制御するようにした
ものである。
ステムの下で走行する、密に結合されたマルチＣＰＵの
情報処理システムの場合であって、このようなシステム
構成において、各チャネルからの割込みが、複数のＣＰ
ｔＪで受は付けられた場合、複数ＣＰＵの中から１台を
選択し、他のＣＰＵに対しては割込みキャンセルをしな
ければならないことを避けるため、予め各チャネルの割
込み先ＣＰＵをソフトウェアにより制御するようにした
ものである。
これにより、割込みキャンセル動作、および割込み処理
のソフトウェア対処にかかっていた負担を軽減するもの
である。
のソフトウェア対処にかかっていた負担を軽減するもの
である。
このように、各ＣＰＵ内のルートマスクを、ソフトウェ
アにより動的に制御することによって、各チャネルから
の割込み処理を、どのＣＰＵで処理させるかのソフトウ
ェア制御が可能となる。
アにより動的に制御することによって、各チャネルから
の割込み処理を、どのＣＰＵで処理させるかのソフトウ
ェア制御が可能となる。
特に、チャネルが入出力装置から受は付ける割込み種類
が多数あり、各レベルに分割されている場合、各レベル
割込みの優先制御も、容易となることが考えられる。
が多数あり、各レベルに分割されている場合、各レベル
割込みの優先制御も、容易となることが考えられる。
［実施例コ
第２図は、本発明の実施例のシステム構成図であって、
ＣＰＵ＃０およびＣＰＵ＃１が、チャネル＃Ａおよびチ
ャネル♯Ｂを共有する情報処理システムである。
ＣＰＵ＃０およびＣＰＵ＃１が、チャネル＃Ａおよびチ
ャネル♯Ｂを共有する情報処理システムである。
ＣＰＵ＃ＯおよびＣＰＵ＃１には、チャネル＃Ａおよび
チャネル♯Ｂに対応するルートマスク１が備えられてい
る。
チャネル♯Ｂに対応するルートマスク１が備えられてい
る。
チャネル＃Ａおよびチャネル♯Ｂからの割込み要求が発
生した場合、各チャネルからの割込み信号は、システム
内の総てのＣＰＵに送出される。
生した場合、各チャネルからの割込み信号は、システム
内の総てのＣＰＵに送出される。
各ＣＰＵ＃０および＃１において、各チャネル＃Ａおよ
び♯Ｂからの割込みを受付可能か否かは各ＣＰＵ内のル
ートマスクｌで判定する。
び♯Ｂからの割込みを受付可能か否かは各ＣＰＵ内のル
ートマスクｌで判定する。
各ＣＰＵにおけるルートマスク１の♯Ａ、 ♯Ｂは、ソ
フトウェアにより制御され、各チャネル♯Ａ、♯Ｂから
の割込みルートは、ルートマスク♯Ａ、♯Ｂにより決定
される。
フトウェアにより制御され、各チャネル♯Ａ、♯Ｂから
の割込みルートは、ルートマスク♯Ａ、♯Ｂにより決定
される。
各チャネルからの割込み先ＣＰＵは、Ｉ ＣＰＵと限定
されるが、割込みルート指定は、ルートマスクを変更す
るコマンドにより、ソフトウェアによって動的に変更可
能なようにする。
されるが、割込みルート指定は、ルートマスクを変更す
るコマンドにより、ソフトウェアによって動的に変更可
能なようにする。
このルートマスク変更コマンドは、従来より行われてい
る構成制御に伴う構成制御レジスタの書換えコマンドと
同様なものでよ（、ソフトウェアにとっての負担増は殆
どない。
る構成制御に伴う構成制御レジスタの書換えコマンドと
同様なものでよ（、ソフトウェアにとっての負担増は殆
どない。
チャネル＃Ａからの割込み要求に対して、ＣＰＵ＃０又
はＣＰＵ＃１のどちらか一方のルートマスク＃Ａを「オ
ン」することにより、チャネル＃Ａの割込み処理を実行
する。チャネル♯Ｂからの割込みについても同様である
。
はＣＰＵ＃１のどちらか一方のルートマスク＃Ａを「オ
ン」することにより、チャネル＃Ａの割込み処理を実行
する。チャネル♯Ｂからの割込みについても同様である
。
［発明の効果］
以上説明のように本発明によれば、ソフトウェアに負担
をかけることなく、割込み性能を向上させることができ
、その実用上の効果はきわめて大きい。
をかけることなく、割込み性能を向上させることができ
、その実用上の効果はきわめて大きい。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のシステム構成図である。
図面において、
１はルートマスク、 ２は１割込みマスク、ＣＰ
Ｕ＃Ｏ，ＣＰＵ＃１は中央処理装置、ＣＨ♯Ａ、ＣＨ♯
Ｂはチャネル、 をそれぞれ示す。 不発η月の法理フ゛口・ソ２圀 ヂ １ 圀 ホ登■月の莢施例のシヌブム海％ｆｘ７榮 ２ 団
Ｕ＃Ｏ，ＣＰＵ＃１は中央処理装置、ＣＨ♯Ａ、ＣＨ♯
Ｂはチャネル、 をそれぞれ示す。 不発η月の法理フ゛口・ソ２圀 ヂ １ 圀 ホ登■月の莢施例のシヌブム海％ｆｘ７榮 ２ 団
Claims (1)
- 【特許請求の範囲】 複数の中央処理装置（ＣＰＵ＃０、ＣＰＵ＃１）が複数
のチャネル（ＣＨ♯Ａ、ＣＨ♯Ｂ）を共有する情報処理
システムにおいて、 各中央処理装置の割込み処理部に、各チャネルに対応し
たビットを持ち、ソフトウェアにより設定され、且つソ
フトウェアにより動的に変更可能なルートマスク（１）
を備え、 前記各チャネルからの割込み要求に対する受付の可否を
、 該ルートマスク（１）の対応ビットの値により、判定す
るよう構成したことを特徴とする割込み処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15153385A JPS6211959A (ja) | 1985-07-10 | 1985-07-10 | 割込み処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15153385A JPS6211959A (ja) | 1985-07-10 | 1985-07-10 | 割込み処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6211959A true JPS6211959A (ja) | 1987-01-20 |
Family
ID=15520593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15153385A Pending JPS6211959A (ja) | 1985-07-10 | 1985-07-10 | 割込み処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211959A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010026832A (ja) * | 2008-07-22 | 2010-02-04 | Hitachi Ltd | 情報処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149931A (en) * | 1976-06-09 | 1977-12-13 | Fujitsu Ltd | Channel interuption control |
| JPS52149932A (en) * | 1976-06-09 | 1977-12-13 | Fujitsu Ltd | Channel interrupt control system |
| JPS533749A (en) * | 1976-06-30 | 1978-01-13 | Fujitsu Ltd | Input-output interruption processing system |
-
1985
- 1985-07-10 JP JP15153385A patent/JPS6211959A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149931A (en) * | 1976-06-09 | 1977-12-13 | Fujitsu Ltd | Channel interuption control |
| JPS52149932A (en) * | 1976-06-09 | 1977-12-13 | Fujitsu Ltd | Channel interrupt control system |
| JPS533749A (en) * | 1976-06-30 | 1978-01-13 | Fujitsu Ltd | Input-output interruption processing system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010026832A (ja) * | 2008-07-22 | 2010-02-04 | Hitachi Ltd | 情報処理装置 |
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