JPS6218751A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6218751A JPS6218751A JP60158610A JP15861085A JPS6218751A JP S6218751 A JPS6218751 A JP S6218751A JP 60158610 A JP60158610 A JP 60158610A JP 15861085 A JP15861085 A JP 15861085A JP S6218751 A JPS6218751 A JP S6218751A
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- JP
- Japan
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- hole
- capacity
- memory cell
- transistor
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000015654 memory Effects 0.000 claims abstract description 12
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置において、特にＭＯＳダ
イナミックメモリーのセル部の横置に１するものである
。
イナミックメモリーのセル部の横置に１するものである
。
従来、ＭＯＳダイナミック・メモリーのセル部は容量部
と容量部に電荷として蓄わえらｆ′Ｌ＋、；考１服を書
込あるいは読出す為のトランジスタが同一平面上の異な
りた場所に形成されてきた。
と容量部に電荷として蓄わえらｆ′Ｌ＋、；考１服を書
込あるいは読出す為のトランジスタが同一平面上の異な
りた場所に形成されてきた。
従来のＭＯＳ・ダイナミックセル構造では、トランジス
タと、容量部が異なった場所に配列さｎている為、大規
模化に必要な七友部の縮少が困難である。
タと、容量部が異なった場所に配列さｎている為、大規
模化に必要な七友部の縮少が困難である。
本発明は半導体基板に穴を設け、紋穴の底部と前記穴側
壁の一部をメモリーセルの容量部とし、さらに容１１ｔ
′部以外の穴側壁面をトランジスターのゲート領域とし
て用いることにより、メモリーセルを構成し、メモリー
セル部の面積を大幅に縮少するものである。
壁の一部をメモリーセルの容量部とし、さらに容１１ｔ
′部以外の穴側壁面をトランジスターのゲート領域とし
て用いることにより、メモリーセルを構成し、メモリー
セル部の面積を大幅に縮少するものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。図中１０
は、Ｐ型Ｓｉ基板で、１２はこのＳｉ基板に設けられた
穴である。１１は、チャネルストッパーを形成するＰ４
拡散層である。１４は、容量部の電極となる多結晶シリ
コンで、前記穴の底部から穴の途中まで埋設さｎている
。１３は１１チヤネルストツパーと１５の多結晶シリコ
ンを分離する為の酸化膜であり、１４は容量部の容量を
形成する酸化膜である。１５は穴部の塗中までを埋込ん
だ多結晶シリコンであり、１６はシリコン酸化膜である
。さらに、１７は穴部側壁面に形成さ扛たゲート酸化膜
であり、１８は書込、読出に用いらｎるトランジスタの
多結晶シリコンである。
は、Ｐ型Ｓｉ基板で、１２はこのＳｉ基板に設けられた
穴である。１１は、チャネルストッパーを形成するＰ４
拡散層である。１４は、容量部の電極となる多結晶シリ
コンで、前記穴の底部から穴の途中まで埋設さｎている
。１３は１１チヤネルストツパーと１５の多結晶シリコ
ンを分離する為の酸化膜であり、１４は容量部の容量を
形成する酸化膜である。１５は穴部の塗中までを埋込ん
だ多結晶シリコンであり、１６はシリコン酸化膜である
。さらに、１７は穴部側壁面に形成さ扛たゲート酸化膜
であり、１８は書込、読出に用いらｎるトランジスタの
多結晶シリコンである。
１９は、トランジスタの拡散層で、２１は拡散層上に設
けらｎたコンタクドロである。２３は！一層間絶縁膜２
２はアルミニウム電極配線である。第１図には例として
６ビツト分のセルを示しである。
けらｎたコンタクドロである。２３は！一層間絶縁膜２
２はアルミニウム電極配線である。第１図には例として
６ビツト分のセルを示しである。
図にはトランジスタのゲート電極となる多結晶シリコン
は完全に、穴の中に埋設さｎているが、実際には１９の
拡散層領域上にまで存在していてもよい。
は完全に、穴の中に埋設さｎているが、実際には１９の
拡散層領域上にまで存在していてもよい。
以上説明したように本発明は、穴部にダイナミック・メ
モリーセルの容量部とトランジスタ部を形成してしまう
ので、従来のようにトランジスタ部と容量部を同一平面
上の異なりた領域に形成してきた従来技術に比し、メモ
リーセルの面積を大幅に縮少できる。さらに、本特許の
メモリーセルでは、穴の深さを深くすｎば容量を増大し
ていくので、面積を増大させることなく、セル容量を増
加することが可能である。
モリーセルの容量部とトランジスタ部を形成してしまう
ので、従来のようにトランジスタ部と容量部を同一平面
上の異なりた領域に形成してきた従来技術に比し、メモ
リーセルの面積を大幅に縮少できる。さらに、本特許の
メモリーセルでは、穴の深さを深くすｎば容量を増大し
ていくので、面積を増大させることなく、セル容量を増
加することが可能である。
第１図は本発明のメモリーセル部の断面図である。
１０・・・・・・Ｐ型半導体基板、１１・・・・・・チ
ャネル・ストッパー、１２・・・・・・穴、１３・・・
・・・層間絶縁用酸化膜、１４・・・・・・容量部酸化
膜、１５・・・・・・多結晶シリコン、１６・・・・・
・酸化膜、１７・・・・・・トランジスターのゲート酸
化膜、１８・・・・・・トランジスターのゲート多結晶
シリコン、１９・・・・・・拡散層、２１・−・・・・
コンタクト、２２・・・・・・アルミニウム、２３・・
・・・・層間絶縁膜。
ャネル・ストッパー、１２・・・・・・穴、１３・・・
・・・層間絶縁用酸化膜、１４・・・・・・容量部酸化
膜、１５・・・・・・多結晶シリコン、１６・・・・・
・酸化膜、１７・・・・・・トランジスターのゲート酸
化膜、１８・・・・・・トランジスターのゲート多結晶
シリコン、１９・・・・・・拡散層、２１・−・・・・
コンタクト、２２・・・・・・アルミニウム、２３・・
・・・・層間絶縁膜。
Claims (1)
- 半導体集積回路装置において、半導体基板に穴を設け
、該穴の底部と前記穴の側壁面の一部をメモリーセルの
容量部とし、さらに容量部以外の前記穴側壁面をトラン
ジスタのゲート領域としたことを構造上の特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158610A JPS6218751A (ja) | 1985-07-17 | 1985-07-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158610A JPS6218751A (ja) | 1985-07-17 | 1985-07-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218751A true JPS6218751A (ja) | 1987-01-27 |
Family
ID=15675467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60158610A Pending JPS6218751A (ja) | 1985-07-17 | 1985-07-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218751A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296545A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electronics Corp | 半導体記憶装置 |
| US5143859A (en) * | 1989-01-18 | 1992-09-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a static induction type switching device |
| US5264381A (en) * | 1989-01-18 | 1993-11-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a static induction type switching device |
-
1985
- 1985-07-17 JP JP60158610A patent/JPS6218751A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296545A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electronics Corp | 半導体記憶装置 |
| US5143859A (en) * | 1989-01-18 | 1992-09-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a static induction type switching device |
| US5264381A (en) * | 1989-01-18 | 1993-11-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a static induction type switching device |
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