JPS62194584A - 画情報の縮小／拡大方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

産業上の利用分野 本発明は、入力側と出力側の装置の解像度が異なる異機
種装置間で転送される画情報を、プログラマブルに指定
した縮小／拡大係数に基づいて所望の縮小／拡大倍率に
変換する、画情報の縮小／拡大方法に関する。 従来の技術 従来のこの種の画情報縮小／拡犬方法には、大別して次
の２通りの方法がある。 そのｌは、所謂、ソフトウェア的手段による方法で、こ
れは、主として、ＣＰＵによるものであって、長所とし
ては、縮小／拡大のビット操作がプログラマブルに行え
るという容易性がある。 その２は、所謂、ハードウェア的手段による方法で、こ
れは、主として、ハードウェアによるものであって、長
所としては、ハードウェアに依存しているので、高速性
が得られる。 発明が解決しようとする問題点 しかし、前記ソフトウェア的手段てよる方法にあっては
、ハードウェアが伴っていないので処理速度が遅く、Ｃ
ＰＵで処理するためそのサイクルでビット生成に要する
処理時間が決まってしまう。 それがため、解像度の高いＣＲＴの全画面転送等の場合
には実用に耐え得ないという問題があった。 まだ、前記ハードウェア的手段による方法にあっては、
縮小／拡大倍率が固定化されるため、ソフトウェア的な
プログラマブル性乃至は可変性がないという点で問題が
あった。 尚、ハードウェア的手段に改良を加えた種々の方法もあ
るが、これらにおいても、依然として以下のような問題
があるみ５１、 （１）縮小／拡大の倍率が固定化され任意に変換できな
い。例えば、２ｎ（ｎ＝±１，２．・・・）に限られた
ものや、あるいはノ・−ドウエアの処理的見地から見て
、その回路に特有の所謂固定された倍率で変換が為され
るものが多い。 （２）縮小／拡大の倍率変換プログラムがファームウェ
ア化されて固定されているものが多く、すべての倍率ケ
ース、及び隣接ビット間処理を含めると、ファームウェ
ア量が膨大となってしまう。 （３）例えば、ある一定単位で処理するなど、画１象分
割による方法も種々提案されているが、回路が非常に複
雑になり、高速性に影響がでる等、ゲートアレイ化をも
含めて考えた場合、どのノ・−ドウエアでも共通に使用
できるかという点で問題がある。 要するに、従来のこの種の縮小／拡大方法では、ソフト
ウェア的手段あるいはノ・−ドウエア的手段の何れかに
片寄ったものであって、何れにしても、それぞれの欠点
が本質的に出てしまうという問題があった。 本発明は、上述したような事情に鑑みて為されたもので
、ソフトウェア的機能を備えることにより任意倍率（Ｘ
／Ｙ　）のプログラマブル性を可能にし、かつ、ハード
ウェア的機能を備えることにより高速性を可能にして、
同時に、ソフト・・・−ドの組合わせによって回路構成
をシンプルで安価に実現できる画情報の縮小／拡大方法
を提供することを目的とする。 問題点を解決するための手段 本発明は、上述の問題点を解決するため、ホス）　ＣＰ
Ｕにより与えられるプログラミング可能な倍率係数を画
像処理部へ引き渡し、この倍率係数に基づいて縮小／拡
大のプリミティブなビット演算を行うデータ処理部（）
・−ドウエア的機能）と、これに容易にインタフェース
され、外部メモリとのデータ入出力、メモリのアドレス
管理を行うマイクロプログラム制御部（ソフトウェア的
機能）とを組合わせて画情報の縮小／拡大の任意の倍率
変換を実現し得るようにしたものである。 作用 本発明は、上述のように構成したものであるから、倍率
係数で指定される倍率（Ｘ／Ｙ　）より、原データ（入
力データ）のバイト、カードの境界の区別なく、Ｙビッ
ト単位の中から、指定されたＸピント分だけを抽出し、
これら抽出されたデータをシリアル・パラレル変換して
所望のビット幅で出力データを生成できる。 また、マイクロプログラム制御部では、次の入力データ
要求信号と出力データの有効信号をモニタして、これが
欲しい旨の要求（状態要求）が立った時だけ、つまりア
クティブの時だけそれぞれ入力し、あるいは出力する、
所謂入力データのライトあるいは出力データのリードを
行う。これにより、所定のソース側エリアからディステ
ィネーション（目的）側エリアへ画情報の縮小／拡大の
高速転送が実現される。 また、データ処理部の一部である縮小／拡大回路は、入
力データ要求信号と出力データの有効信号が共に、非ア
クティブ（状態要求の信号が出ていない時）の期間だけ
内部ビット処理動作を行う。 つまり、どちらかが状態要求を満たしていないと回路は
停止している。換言するに、この回路は、入力データを
入力した時だけデータ処理動作を行い、また、出力デー
タを出力した時だけ次のデータを堆り込むべく動作する
ものであって、入力データと出力データの両者の入出力
間の同期関係は独立かつ非同期の関係にある。 従って、この縮小／拡大回路（ハードウェア的機能）に
よって、独立かつ非同期にデータの入出力ができて、前
記マイクロプログラム制御部（ソフトウェア的機能）と
の容易なインタフェースが可能となる。 実捲例 第１図は本発明が適用される画情報データの縮小／拡大
システムの一実櫂例を示す概略ブロック図である。 第１図において、ｌはシステム全体を制御するホス）Ｃ
ＰＵ（中央処理装置）で、このＣＰＵＩに画情報の縮少
／拡大倍率（有理数Ｘ／Ｙ　；　Ｘ　、　Ｙ＝１．２．
３・・・）がセットされる。Ｉａはホストバスである。 ２は主として、ソフトウェア的処理を担当するマイクロ
プログラム制御部、３は縮小／拡大回路７よりの状態信
号入力部（以下、コンディションという。）で、入力／
出力の有効信号（状態信号）のチェックを行う機能を有
している。 尚、２２は内部バスで、このバス２ａを介して、ａ−カ
ルメモリ４及び前記縮小／拡大回路７がマイクロプログ
ラム制御部２に接続されている。 ５．６は前記内部バス２ａに接続された外部メモリイン
タフェース（Ｉ／Ｆ）部で、一方を入力用（ソース側）
の外部メモリＩ／Ｆ部５とし、他方を出力用（ディステ
ィネーション側）の外部メモＩＪＩ／Ｆ部６とする。前
記外部メモＩＪＩ／Ｆ部５から入力された原データ（入
力データ）９は、内部バス２ａを通して縮小／拡大回路
７へ入力され、ここにおいて後述するようにして縮小／
拡大倍率係数値８に基づいて縮小／拡大変換が為され、
しかる後、出力データ１０として同じく内部バス２ａか
も、外部メモリＩ／Ｆ部６へ出力される。 前記マイクロプログラム制御部２は、ホストＣＰＵＩか
らの縮小／拡大回路７ヘライト（入力）すると共に、コ
ンディション３からのそれぞれの状態信号に応じて入力
データ９及び出力データｌＯの入出力制御を行うほか、
外部メモＩＪ　（５、６）のアドレス管理を行う。ここ
に、マイクロプログラム制御部２の全体フローシーケン
スを第２図に示す。 第２図において、ＳＴｌ〜ＳＴ９は各工程のステップを
示す。先ず、マイクロプログラム制御部２は、ＳＴ１で
ホス）ＣＰＵＩから起動されるのを待っている。しかし
て、ホストＣＰＵ１から起動がかけられると、ホストＣ
ＰＵＩからのコマンド・パラメ゛−タ（縮小／拡大倍率
の係数値を含む）を自身のローカメモリ４上に展開する
。つまりコマンド（＠小／拡大の係数＠）のリード及び
チェックを行う（ＳＴ２　）。次いでＳＴ３で、縮小／
拡大回路７へ縮小／拡大倍率の係数値８をセットすると
同時に、ソース側５及びディスティネーション側６の各
エリアの初期設定を行う。しかる後、ＳＴ４で縮小／拡
大回路７へ起動をかける。 それ以後は、縮小／拡大回路７よりの２つの状態信号１
１．１２（後述の第３図参照）をループチェックし、そ
れぞれがアクティブの時、つまり状態要求が立った時だ
け、縮小／拡大回路７へのデータライト（入力データ９
の取り込み）及び縮小／拡大回路７かものデータリード
（出力データ１０の取り出し）の各処理操作を行う。 すなわち、ＳＴ５で、入力データ９の要求の有無を判断
し、要求があればＳＴ６で縮小／拡大回路へのデータラ
イトを行い、まだ要求がなければ、ＳＴ７で縮小／拡大
回路７内の変換後データ（所望の縮小／拡大倍率の係数
値に基づいて変換されたデータ）が揃った状態にあるか
否を判断する。 しかして、揃った状態にないと判断した場合には、処理
はＳＴ５に戻り、また、揃った状態にあると判断した場
合には、ＳＴ８で、縮小／拡大回路７から変換後データ
１０のリードを行う。 このリード処理が終了したか否かの判断は、ＳＴ９で行
い、終了していなければ、ＳＴ５に戻り、また、終了し
ている場合には、ＳＴ１に戻る。 尚、このマイクロプログラム制御回路２け、上述のよう
に、縮小／拡大回路７よりの２つの状態信号１１．１２
を必要な時だけチェックする（これを独立かつ非同期と
いう。）ものであるが、このチェック機能だけを持たせ
ておくには、如何にも不経済であるので、他の処理機能
を持たせるようにしてもよい。つまりこのマイクロプロ
グラム側倒回路２が他の処理をしていても、データをラ
イトあるいはリードしなければ、縮小／拡大回路７は停
止したままの状態にある。従って、この縮小／拡大回路
７から常に所望の出力データ１０を得るについての保障
は完全になされていることになる。 前記縮小／拡大回路７からは第３図に示すように、２つ
の状態信号１１．１２線が出ている。一方の状態信号１
１は、入力側に対するもので、次の入力データ（スキャ
ナから読み込んだ原データ）９０入カン要求する信号で
ある。この入力要求信号、つまり状態信号１１の出力が
あった時に、入力データ９が縮小／拡大回路７に入力（
ライト）される。他方の状態信号１２は、出力側に対す
るもので、縮小／拡大回路７内の変換後データ、つまり
出力データＩＯが全部揃った状態にあることを示す信号
である。換言するに、この状態信号１２は出力データ１
０に対するデータの縮小／拡大回路７からの出力準備を
要求する信号である。この出力準備要求信号、つまり状
態信号１２の出力があった時に、出力データ（変換後デ
ータ）１０が出力（リード）される。 要するに、前記の２つの状態信号１１．１２をモニタ（
チェック）するだけで、それぞれ入力データ９のライト
及び出力データ１０のリードのタイミングが把握できる
という簡易なインタフェースを、縮小／拡大回路７は有
している。 前記の２つの状態信号１１．１２をモニタしていれば、
あとは縮小／拡大回路７の中で、自・動的に入力データ
（画情報データ）９は有理数（Ｘ／Ｙ　；Ｘ、Ｙ＝１．
２，３．・・・）倍率で縮小／拡大の連続変換が為され
る。 その縮小／拡大回路７の具体的構成の一例を第４図に示
す。 第４図において、１３は外部メモＩＪＩ／Ｆ部５から内
部パス２ａを経て入力される入力データ９をラッチする
ためのデータラッチ回路、１４はビットマルチプレクサ
で、データラッチ回路１３からの人力データの必要ビッ
トだけを、後述の＠ｌＪゾ拡大ＲＡＭセレクタ部１６か
らのセレクト信号Ｓに基づいて取り出すものである。１
５はシリアル・パラレル変換回路で、後述の原データカ
ウンタ（入力データのカウントを行うカウンタ）２０と
変換後データカウンタ（変換後データ、つまり出力デー
タをカウントするカラ／り）２１とが動作している時Ａ
ＮＤゲート１７の出力を受け、初めてマルチプレクサ１
４から出力された入力データの必要ビットを、シリアル
・パラレル変換して、有効ビットだけを集めて行き、出
力データ１ｏとしてパラレルに出力するものである。 前記縮小／拡大ＲＡＭ上レクタ部１６は、ホストＣＰＵ
Ｉからマイクロプログラム制御部２に携り込んだ縮小／
拡大倍率係数値８を、内部バス２ａを通してそのＲＡＭ
の中に格納する所謂バッファであって、入力データ９の
どのビットを取るかのセレクト信号Ｓをマルチプレクサ
１４に出力する。 ゲー）ＦＦＩ（１８）及びゲートＦＦ２（１９）は、そ
れぞれ原データカウンタ２０及び変換後データカウンタ
２１のスタート（ラン）、ストップ（ホールド）を制御
する回路で、入力データ９のライト時−カウンタスター
ト信号２６がアクティブ、出力データ（変換後データ）
１０のリード時、カウンタスタート信号２７がアクティ
ブとなって、それぞれの前記カウンタ２０．２１が起動
される。 また、前記ゲートＦＦ１は縮小／拡大ＲＡＭ上レクタ部
１６よりの入力データワード境界のキャリ信号２４で、
また、前記ゲー）ＦＦ２は変換後データカウンタ２１よ
りのキャリ信号（カウントアツプ信号）２５によって、
それぞれゲー）ＦＦＩ、ゲートＦＦ２がリセットされ、
各カウンタ２０゜２１の駆動がストップする。 つまり、前記両カウンタ２０．２１と前記シリアル・パ
ラレル変換回路１５は、２つのイネーブル信号２８．２
９が共にアクティブ時のみ動作する。尚、前記両イネー
ブル信号２８．２９はマイクロプログラム制御部２への
状態信号１１．１２としてコンディジ・フン３側へも入
力される。 原データカウンタ２０ば、入力データ９のカウントを行
い、例えば１３ビツトと次のビットとの境界でカウント
を止める制菌を行うものであって、カウントアツプ信号
３０によりカウンタ自身を再プリセットする。 また、変換後データカラン）２１ば、出力データ１０の
カウントを行うものであって、カウントアンプ信号２５
によりカウンタ自身を再プリセットする。尚、有効ビッ
トは通常１６ビツトで出力するが、例えばとのカウンタ
２１を８ピツトにプリセントすれば、８ビツト毎の出力
データをシリアル・パラレル変換回路１５よりパラレル
に出力し得る。 カウンタプリセット値ラッチ回路２２は、変換後データ
カウンタ２１に対しては出力データ１０のパラレル幅を
、また、原データカウンタ２０に対しては縮小／拡大倍
率（Ｘ／Ｙ　）におけるＸ値を、また縮小／拡大ＲＡＭ
セレクタ部１６に対しては縮小／拡大倍率（Ｘ／Ｙ　）
におけるＹ値を、それぞれ与える。 データ側倒回路２３は、マイクロプログラム制圓部２か
ら起動を受けて、縮小／拡大回路７のリセット状態をク
リアし、最初の入力データ待ちにセットアツプする回路
である。このデータ側倒回路２３によって、原データカ
ウンタ２０と変換後データカウンタ２１のスタート・ス
トップが制菌される。 今、仮に、縮小／拡大回路７のシステムクロックをマイ
クロプログラムのサイクルロックの４倍とすると、例え
ば１／２間引きの場合、入力データ１６ビツトに対して
８システムクロック分（即ち、２サイクルクロツク）で
１バイトの変換後データ（出力データ）が生成されるこ
とになる。 第５図は原データ（人力データ）の縮小／拡大倍率（Ｘ
、／Ｙ）を９／１６とした場合における第４図の縮小／
拡大回＠７の主たる信号のタイミングチャートである。 原データ１（１６ビツト）のラッチ後（信号２６）この
１６ビツト中から有効９ピツトをシフトし、原データカ
ウンタ２０はホールドする。次いで、次の原データ２（
１６ビツト）のランチ後、このうちの有効７ビツトを取
って合計１６ビツトの変換後データｌを生成する。この
時イネーブル信号２９が出力され、変換後データカウン
タ２１をホールドする。しかして、前記変換後データ１
のリードの後、再び前記両カウンタ２０．２１が動作し
、前記原データ２中の残り有効２ビツトをシフトする。 以後前述したと同様にして原データ３を取り込み、変換
後データ２を生成出力する。 第６図は、第４図中の縮小／拡大ＲＡＭセレクタ部１６
の具体的構成例を示すブロック図であり、第７図は第６
図の主たる信号のタイミングチャートである。 第６図から明らかなように、縮小／拡大ＲＡＭセレクタ
部１６は、アダー（加算器）ｌ、２と縮小／拡大係数格
納用ＲＡ　Ｍとから構成されている。 アダー１の有効ビット数ｗＶｉ縮小／拡大倍率（Ｘ／Ｙ
）中のＸビットカウントキャリ（原データキャリ）のト
リガで現出力値に加算される。従って、アダー１の出力
１直は

〔０〕Ｗピツト、〔Ｙ）Ｗビット、〔２Ｙ〕Ｗビ
ツト、・・・となり（第７図参照）、これが次の有効ビ
ットをセレクトするためのペースアドレスで、実際の係
数格納用ＲＡＭ出力値（アダー２出力、オフセット）と
加算されてマルチプレクサ１４へ入力される（第６図参
照）。その入力の中で、Ｘく２Ｗとなる最小のＷビット
１晶のみが有効である。例えば、Ｘ＝９とすると、最下
位の４ビツトだけを有効とする。 アダー２の出力が、例えば１６ピントを超える時点でキ
ャリを発生するようにすれば、その出力は１ワード（１
６ビツト）単位のビット幅で得られる。このキャリは、
変換後データカウンタ２１をホールドさせ、変換後デー
タ（出力データ）１０の出力時となる。 最後に１縮小／拡大倍率（Ｘ／Ｙ　）に基づく入力デー
タ（画情報データ）の縮小／拡大はどのようなビット操
作によって行われるが、つまり実際の縮小／拡大倍率係
数の与え方を第８図（ａ）、（ｂ）を参照しながら説明
する。 一例として、縮小倍率にＸ／Ｙ）が７／１３の場合にお
ける係数値の与え方を第８図（ａ）に、まだ、拡大倍率
（Ｘ／Ｙ　）が１９１５の場合における係数値の与え方
を第８図（ｂ）にそれぞれ示す。尚、第８図（ａ）　、
　（ｂ）において、入力データはＯ、ｌ　、　２．・・
・ＤＥＦの１６ビｙ　ト単位で入力されるものとする。 第８図（ａ）に示す縮小倍率７／１３の場合には、先ず
入力データ１６ピノト中より連続Ｙビット、つまりこの
場合、０，１．２・・・Ａ、Ｂ、Ｃの１３ビツトを取る
。この時、残りのり、　　Ｅ、　　Ｆの３ビツトは、縮
小／拡大回路７に残っている。 次、いで、前記連続１３ビツト（連続Ｙピット）中より
有効指定ビット０，２，４．６．８．Ａ、Ｃ（ホス）Ｃ
ＰＵＩにより予めプログラマブルに指定される）の７ビ
ツト（有効指定ピントＸ個）分を増り出す。この７ビツ
ト分が集められて一つの係数値が生成される。 前記残りの３ピント（Ｄ、　　Ｅ、　　Ｆ）は、次の入
力データ（１６ビツト）が縮小／拡大回路７に入ってき
た時に、その入力データと併せられ、そのうちから、連
続１３ビツト（Ｄ、　Ｅ、　Ｆ、　０．１．２．・・・
８．９）を取り出し、更にこの１３ビツト中より７ビツ
ト（０，２，４，６，８，Ａ、　Ｃ）を取り出して一つ
の係数値を生成する。 斯様に、入力データワード境界の区別なく、連続Ｙビッ
ト（この場合、１３ピツト）単位でＸビット（この場合
、７ビツト）取っていくことにより、係数値が与えられ
る。 また、第８図（ｂ）に示す拡大倍率１９１５の場合には
、入力データ（１６ピツト）のうちから先ず連続Ｙビッ
ト、つまり、この場合５ビツト（０，１゜２、３．４）
を取る。次いで、この５ピツト中より最初０ピツト目を
４回取り、次に、１ビツト目を４回、次に２ビツト目を
４回：’、３ビット目を４回、最後に４ビツト目を３回
取り、合計１９ビツト（有効、指定ピ、ノドＸ個）分を
集める。この１９ビツト分（０，０，０，Ｏ，１，１，
１，１，２，２，・・・・・・４，４．４）が一つの係
数値として与えられる。 以下、同様の処理操作が５ピント単位で順次繰り返えさ
れ係数値が与えられる。この場合、入力データ（１６ビ
ツト′）の最後の１ピツ）　（Ｆ）が残るが、この残り
のｌピッ）　（Ｆ）は前述したと同様に縮小／拡大回路
７に残されていて、次の入力データが入ってきた時に、
その入力データと併せられて、つまり、入力データワー
ド境界の区別なく連続５ピット単位で１９ピツトから成
る係数値が生成されていく。 要するに、画情報データの縮小／拡大倍率（Ｘ／Ｙ）係
数は、入力データ（原データ）の連続Ｙビット中の有効
指定ビットＸ個分の集合から成るものであって、縮小倍
率７／１３の場合には、０．２，４．６゜８、Ａ、Ｃの
計７ピツトが、また、拡大倍率１９１５の場合には、０
．Ｏ，Ｏ，０，１，１，１，１，２，・・・４，４．４
の計１９ビットが、それぞれ実際の係数値となる。 発明の効果 以上の説明から明らかなように、本発明によれば、ハー
ドウェア的機能を備えたデータ処理部と、ソフトウェア
的機能を備えだマイクロプログラム制御部とを組合わせ
て画情報データの任意の倍率変換を実現し得るようにし
たものであるから、入力装置と出力装置の解１象度が異
なる装置系において、ホス）ＣＰＵにより任意に設定さ
れ得る倍率係数値により、入力データに対するビット圧
縮・拡張がＸ／Ｙ（Ｘ、Ｙ＝１．２，３．・・・）の倍
率で行える。 また、データフロー自体はＦＩＥＯ（先入れ先出し）イ
メージ（入力要求信号と入力データ、出力準備要求信号
と出力データ）で容易にインタフェースされ、必要ビッ
トのみの縮小／拡大操作であるから、余分なビットに対
するダミー処理がなく、高速性が充分に得られ、同時に
安価で簡単な回路をもって実現できる等の効果を有する
ものである。

【図面の簡単な説明】

第１図は本発明が適用される画情報データの縮小／拡大
システムの一実施例を示す慨略ブロック図、第２図は第
１図におけるマイクロプログラム制御部のフローチャー
ト、第３図は第１図における縮小／拡大回路の外部イン
タフェースを示す概念図、第４図は同じく縮小／拡大回
路の具体的溝成の一例を示すブロン・り図、第５図は第
４図の主たる信号のタイミングチャート、第６図は第４
図中の縮小／拡大ＲＡＭセレクタ部の具体的構成例を示
すブロック図、第７図は第６図の主たる信号のタイミン
グチャート、第８図（ａ）　、　（ｂ）は実際の縮小／
拡大倍率係数の与え方を説明するための図で、同図（ａ
）は７／１３の縮小例を示す概念図、同図（ｂ）は１９
１５の拡大例を示す概念図である。 １・・・ホストＣＰＵ、２・・・マイクロプログラム、
３・・・状態信号入力部（コンディション）、７・・・
縮小／拡大回路、１４・・・ピットマルチプレクサ、１
５・・・シリアル・パラレル変換回路、１６・・・縮ｌ
」ゾ拡大ＲＩＭセレクタ部、２０・・・原データカウン
タ、２１・・・変換後データカウンタ、２３・・・デー
タ制御回路。 代理人の氏名　　弁理士　中　尾　敏　男　ほか１名第
１図 第２回 第３図 第４図 第６図 ＭＬＩメ１４

Claims (1)

1. 【特許請求の範囲】 画情報データを有理数（Ｘ／Ｙ；Ｘ、Ｙ＝１、２、３・
   ・・）倍率で縮小／拡大するための予めプログラマブル
   に指定した任意の必要ビットの縮小／拡大倍率係数をバ
   ッファに格納せしめる手段と、 この手段によって格納された前記縮小／拡大倍率係数に
   従い入力データの必要ビットのみに縮小／拡大変換を施
   してこれを出力データとして合成せしめる手段と、 前記入力データと出力データがそれぞれ独立かつ非同期
   に入出力された場合においても、所望の出力データが得
   られることを保障せしめる手段と、前記入力データに対
   する次のデータの縮小／拡大回路への入力要求と前記出
   力データに対するデータの縮小／拡大回路からの出力準
   備要求との２つの状態信号のモニタのみで前記縮小／拡
   大変換を連続して実施せしめる手段とよりなることを特
   徴とする画情報の縮小／拡大方法。