JPS622335B2 - - Google Patents
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- Publication number
- JPS622335B2 JPS622335B2 JP55117751A JP11775180A JPS622335B2 JP S622335 B2 JPS622335 B2 JP S622335B2 JP 55117751 A JP55117751 A JP 55117751A JP 11775180 A JP11775180 A JP 11775180A JP S622335 B2 JPS622335 B2 JP S622335B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- processors
- management
- interrupt
- management processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operations
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Small-Scale Networks (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
本発明は、管理プロセツサにより障害時の再開
処理を行なうよう構成したマルチプロセツサシス
テムに関する。
処理を行なうよう構成したマルチプロセツサシス
テムに関する。
一般に、マルチプロセツサシステムは、制御プ
ログラムは一つであるが、複数のプロセツサを持
ち、プロセツサ、主記憶装置、入出力装置が、一
つのバスで接続されているシステム形式をいう。
そして、各プロセツサが異なる機能を分担し、並
列してデータ処理を行なう。
ログラムは一つであるが、複数のプロセツサを持
ち、プロセツサ、主記憶装置、入出力装置が、一
つのバスで接続されているシステム形式をいう。
そして、各プロセツサが異なる機能を分担し、並
列してデータ処理を行なう。
しかし、従来、電子交換システムにおいては、
障害処理が複雑なため、多数のプロセツサを接続
してのマルチプロセツサシステムは実現されてい
ない。
障害処理が複雑なため、多数のプロセツサを接続
してのマルチプロセツサシステムは実現されてい
ない。
本発明は、斯かる実情に鑑みてなされたもの
で、複雑な障害処理を、他のプロセツサの運転・
保守管理を行なう管理プロセツサにより集中管理
することにより簡単化した、電子交換システム等
にも適用し得るマルチプロセツサシステムを提供
することを目的とする。
で、複雑な障害処理を、他のプロセツサの運転・
保守管理を行なう管理プロセツサにより集中管理
することにより簡単化した、電子交換システム等
にも適用し得るマルチプロセツサシステムを提供
することを目的とする。
即ち、本発明は、複数の二重化されたプロセツ
サと、該各プロセツサに付属し、バスを介してプ
ロセツサ間のデータ転送を行なうデータ転送装置
とを備えて構成されるマルチプロセツサシステム
であつて、上記複数のプロセツサの中から他のプ
ロセツサの運転・保守を管理する管理プロセツサ
を設けると共に、他の各プロセツサについては、
二重化された一方がダウンした時、プロセツサダ
ウン信号を送出すると共に、二重化された他方に
より正常系を確立するよう構成し、且つ、上記管
理プロセツサの外部装置として、上記プロセツサ
ダウン信号を表示して上記管理プロセツサに読取
らしめる手段と、上記管理プロセツサから上記各
プロセツサに割込ませる手段とを備えて、障害時
の再開処理を行なうよう構成したものである。
サと、該各プロセツサに付属し、バスを介してプ
ロセツサ間のデータ転送を行なうデータ転送装置
とを備えて構成されるマルチプロセツサシステム
であつて、上記複数のプロセツサの中から他のプ
ロセツサの運転・保守を管理する管理プロセツサ
を設けると共に、他の各プロセツサについては、
二重化された一方がダウンした時、プロセツサダ
ウン信号を送出すると共に、二重化された他方に
より正常系を確立するよう構成し、且つ、上記管
理プロセツサの外部装置として、上記プロセツサ
ダウン信号を表示して上記管理プロセツサに読取
らしめる手段と、上記管理プロセツサから上記各
プロセツサに割込ませる手段とを備えて、障害時
の再開処理を行なうよう構成したものである。
以下、本発明を図面に示す実施例に基づいて説
明する。
明する。
第１図は本発明マルチプロセツサシステムの一
実施例を示す概念図であり、第２図は上記実施例
に使用されるマルチプロセツサ制御装置の詳細、
及び、該制御装置と各プロセツサとの接続関係と
を示す概念図である。同図において本発明マルチ
プロセツサシステムは、二重化されたプロセツサ
１０〜１２と、管理プロセツサ２０と、マルチプ
ロセツサ制御装置３０とを備えて構成される。
実施例を示す概念図であり、第２図は上記実施例
に使用されるマルチプロセツサ制御装置の詳細、
及び、該制御装置と各プロセツサとの接続関係と
を示す概念図である。同図において本発明マルチ
プロセツサシステムは、二重化されたプロセツサ
１０〜１２と、管理プロセツサ２０と、マルチプ
ロセツサ制御装置３０とを備えて構成される。
上記プロセツサ１０〜１２及び管理プロセツサ
２０は、各々二重化されて構成されている。管理
プロセツサ２０は、複数の二重化されたプロセツ
サの中から、他のプロセツサ（この実施例ではプ
ロセツサ１０〜１２）を運転・保守管理するプロ
セツサとして設定される。一方、他のプロセツサ
１０〜１２は、情報処理を行なうプロセツサであ
つて、二重化された一方がダウンした時、プロセ
ツサダウン信号を送出すると共に、二重化された
他方により正常系を確立するよう構成される。
２０は、各々二重化されて構成されている。管理
プロセツサ２０は、複数の二重化されたプロセツ
サの中から、他のプロセツサ（この実施例ではプ
ロセツサ１０〜１２）を運転・保守管理するプロ
セツサとして設定される。一方、他のプロセツサ
１０〜１２は、情報処理を行なうプロセツサであ
つて、二重化された一方がダウンした時、プロセ
ツサダウン信号を送出すると共に、二重化された
他方により正常系を確立するよう構成される。
上記プロセツサ１０〜１２と管理プロセツサ２
０とは、システムバス５０ａにて接続され、信号
線１０ａ〜１２ａと２０ａにて各々接続れたデー
タ転送装置１０１〜１２１，２０１を介して情報
の転送を行なう。該システムバス５０ａに接続さ
れているバス制御装置５０は、システムバス５０
ａの制御を行ない、制御信号線２０ｃを介して管
理プロセツサ２０により制御される。又、管理プ
ロセツサ２０には、入出力バス２０ｂを介して入
出力制御装置４０〜４２及びマルチプロセツサ制
御装置３０が接続される。入出力制御装置４０〜
４２は、入出力バス２０ｂとは信号線４０ａ〜４
２ａを介して接続され、管理プロセツサ２０に制
御されて、信号線４０ｂ〜４２ｂを介して入出力
装置４０１〜４２１を制御している。
０とは、システムバス５０ａにて接続され、信号
線１０ａ〜１２ａと２０ａにて各々接続れたデー
タ転送装置１０１〜１２１，２０１を介して情報
の転送を行なう。該システムバス５０ａに接続さ
れているバス制御装置５０は、システムバス５０
ａの制御を行ない、制御信号線２０ｃを介して管
理プロセツサ２０により制御される。又、管理プ
ロセツサ２０には、入出力バス２０ｂを介して入
出力制御装置４０〜４２及びマルチプロセツサ制
御装置３０が接続される。入出力制御装置４０〜
４２は、入出力バス２０ｂとは信号線４０ａ〜４
２ａを介して接続され、管理プロセツサ２０に制
御されて、信号線４０ｂ〜４２ｂを介して入出力
装置４０１〜４２１を制御している。
上記マルチプロセツサ制御装置３０は、制御部
３０１と、各プロセツサに対応するプロセツサダ
ウン表示レジスタ３０２と、各プロセツサ割込制
御レジスタ３０３とから構成されている。
３０１と、各プロセツサに対応するプロセツサダ
ウン表示レジスタ３０２と、各プロセツサ割込制
御レジスタ３０３とから構成されている。
この制御部３０１は、上記管理プロセツサ２０
から、入出力バス２０ｂを介して入力した命令を
解釈して、プロセツサダウン表示レジスタ３０２
に対する表示読取りと、各プロセツサ割込制御レ
ジスタ３０３に対するプロセツサ割込制御とを判
別し、各々に対応してプロセツサダウン表示レジ
スタ読取り及びリセツト信号３０２ａ、又はプロ
セツサ割込制御信号３０１ａを出力する。
から、入出力バス２０ｂを介して入力した命令を
解釈して、プロセツサダウン表示レジスタ３０２
に対する表示読取りと、各プロセツサ割込制御レ
ジスタ３０３に対するプロセツサ割込制御とを判
別し、各々に対応してプロセツサダウン表示レジ
スタ読取り及びリセツト信号３０２ａ、又はプロ
セツサ割込制御信号３０１ａを出力する。
プロセツサダウン表示レジスタ３０２は、二重
化されたプロセツサの一方がダウンした時に、信
号線１０ｂ〜１２ｂを介して送出されるプロセツ
サダウン信号によつてセツトされる。そして、管
理プロセツサ２０からのリセツト信号により、リ
セツトされる。
化されたプロセツサの一方がダウンした時に、信
号線１０ｂ〜１２ｂを介して送出されるプロセツ
サダウン信号によつてセツトされる。そして、管
理プロセツサ２０からのリセツト信号により、リ
セツトされる。
プロセツサ割込制御レジスタ３０３は、管理プ
ロセツサからのプロセツサ割込制御信号３０１ａ
によつて、任意の１ビツト又はすべてのビツトを
同時にセツト・リセツト可能である。このプロセ
ツサ割込制御レジスタ３０３の出力であるプロセ
ツサ割込制御信号３０３ａ〜３０３ｃは、二重化
されたプロセツサ１０〜１２各々の割込原因レジ
スタ１０２〜１２２の該当する１ビツトを、セツ
ト又はリセツトする。割込原因レジスタ１０２〜
１２２該当する１ビツトがセツトされると、プロ
セツサ１０〜１２内のプログラムに割込が発生
し、管理プロセツサ２０からの割込であることが
プロセツサ１０〜１２のプログラムに判断出来
る。
ロセツサからのプロセツサ割込制御信号３０１ａ
によつて、任意の１ビツト又はすべてのビツトを
同時にセツト・リセツト可能である。このプロセ
ツサ割込制御レジスタ３０３の出力であるプロセ
ツサ割込制御信号３０３ａ〜３０３ｃは、二重化
されたプロセツサ１０〜１２各々の割込原因レジ
スタ１０２〜１２２の該当する１ビツトを、セツ
ト又はリセツトする。割込原因レジスタ１０２〜
１２２該当する１ビツトがセツトされると、プロ
セツサ１０〜１２内のプログラムに割込が発生
し、管理プロセツサ２０からの割込であることが
プロセツサ１０〜１２のプログラムに判断出来
る。
なお、プロセツサダウン表示レジスタ３０２及
びプロセツサ割込制御レジスタ３０３のビツト数
は、マルチプロセツサシステムにおける論理的最
大プロセツサ対数だけある。又、第２図に示して
いないが、プロセツサ割込制御レジスタ３０３は
複数個あり、従つて、各プロセツサ１０〜１２へ
の割込制御信号はプロセツサ当り複数個あり、管
理プロセツサ２０から、各プロセツサ１０〜１２
に対して、複数の種類の割込が存在することは言
うまでもない。
びプロセツサ割込制御レジスタ３０３のビツト数
は、マルチプロセツサシステムにおける論理的最
大プロセツサ対数だけある。又、第２図に示して
いないが、プロセツサ割込制御レジスタ３０３は
複数個あり、従つて、各プロセツサ１０〜１２へ
の割込制御信号はプロセツサ当り複数個あり、管
理プロセツサ２０から、各プロセツサ１０〜１２
に対して、複数の種類の割込が存在することは言
うまでもない。
次に本発明によるシステムの障害処理動作につ
いて説明する。
いて説明する。
システムの障害時の再開手順は、次の５つの部
分から成る。先ず、障害プロセツサから管理プ
ロセツサに対し障害通知を行ない、次に、障害
プロセツサは通知後停止状態になり、ついで、
管理プロセツサは他のプロセツサへ部分システム
ダウム通知を行い、更に、上記プロセツサは上
記部分システムダウン通知併う処理終了報告を行
ない、最後に、管理プロセツサは全プロセツサ
に対して再開指令を出す。
分から成る。先ず、障害プロセツサから管理プ
ロセツサに対し障害通知を行ない、次に、障害
プロセツサは通知後停止状態になり、ついで、
管理プロセツサは他のプロセツサへ部分システム
ダウム通知を行い、更に、上記プロセツサは上
記部分システムダウン通知併う処理終了報告を行
ない、最後に、管理プロセツサは全プロセツサ
に対して再開指令を出す。
以下に、上記５段階の動作について、図面を参
照しながら詳述する。
照しながら詳述する。
障害プロセツサから管理プロセツサへの障害
通知。
通知。
各プロセツサは、ソフト制御では処理するこ
とが出来ない障害が発生すると、その検出回路
（第１，２図には示していない）が動作し、プ
ロセツサダウン信号を信号線１０ｂ，１１ｂ又
は１２ｂを介してパルスで送出する。と同時
に、二重化された一方の正常系が確立される。
すると、マルチプロセツサ制御装置３０のプロ
セツサダウン表示レジスタ３０２の障害発生プ
ロセツサに対応するビツトが、１にセツトされ
る。一方、管理プロセツサ２０は、周期的にプ
ログラム制御にて、このプロセツサダウン表示
レジスタ３０２を入出力バス２０ｂを介してル
ツクインしている。プロセツサダウン表示レジ
スタ３０２を読み込んで、１がセツトされてい
るビツト位置により、どのプロセツサ対が障害
によりダウンしたかを知ることが出来る。
とが出来ない障害が発生すると、その検出回路
（第１，２図には示していない）が動作し、プ
ロセツサダウン信号を信号線１０ｂ，１１ｂ又
は１２ｂを介してパルスで送出する。と同時
に、二重化された一方の正常系が確立される。
すると、マルチプロセツサ制御装置３０のプロ
セツサダウン表示レジスタ３０２の障害発生プ
ロセツサに対応するビツトが、１にセツトされ
る。一方、管理プロセツサ２０は、周期的にプ
ログラム制御にて、このプロセツサダウン表示
レジスタ３０２を入出力バス２０ｂを介してル
ツクインしている。プロセツサダウン表示レジ
スタ３０２を読み込んで、１がセツトされてい
るビツト位置により、どのプロセツサ対が障害
によりダウンしたかを知ることが出来る。
障害プロセツサは障害通知後停止状態にな
る。
る。
この動作は、障害プロセツサが、管理プロセ
ツサ２０にプロセツサダウン信号を出した後、
自動的に該プロセツサのマイクロプログラムの
特定アドレスを設定し、二重化された一方の正
常系を確立し、マイクロプログラムに制御を渡
す。マイクロプログラムでは、この状態に入つ
た事を、第１図に示すデータ転送装置１０１，
１１１又は１２１を介して管理プロセツサ２０
に通知し、その後、管理プロセツサ２０から割
込が有るか否かをルツクインしながら停止状態
（ソフト上は停止状態で、マイクロプログラム
のみ動作している。）になつている。
ツサ２０にプロセツサダウン信号を出した後、
自動的に該プロセツサのマイクロプログラムの
特定アドレスを設定し、二重化された一方の正
常系を確立し、マイクロプログラムに制御を渡
す。マイクロプログラムでは、この状態に入つ
た事を、第１図に示すデータ転送装置１０１，
１１１又は１２１を介して管理プロセツサ２０
に通知し、その後、管理プロセツサ２０から割
込が有るか否かをルツクインしながら停止状態
（ソフト上は停止状態で、マイクロプログラム
のみ動作している。）になつている。
管理プロセツサは他のプロセツサへ部分シス
テムダウン通知を行う。
テムダウン通知を行う。
通常、負荷分散システムでは、各プロセツサ
が互に関連し、本システムの如く、データ転送
装置１０１〜１２１を介して互に情報の通信を
行なつているので、通信相手のプロセツサがダ
ウンした場合は、その事実を知る必要がある。
そこで管理プロセツサ２０は、プロセツサダウ
ン表示レジスタ３０２を読出した結果、いずれ
かのビツトに１がセツトされている場合は、該
当プロセツサ以外に割込制御信号を送出して、
他のプロセツサに割込を発生させて部分システ
ムダウンを通知する。通知後、管理プロセツサ
２０は、プロセツサダウン表示レジスタ３０２
の該当ビツトを、リセツトしておく。
が互に関連し、本システムの如く、データ転送
装置１０１〜１２１を介して互に情報の通信を
行なつているので、通信相手のプロセツサがダ
ウンした場合は、その事実を知る必要がある。
そこで管理プロセツサ２０は、プロセツサダウ
ン表示レジスタ３０２を読出した結果、いずれ
かのビツトに１がセツトされている場合は、該
当プロセツサ以外に割込制御信号を送出して、
他のプロセツサに割込を発生させて部分システ
ムダウンを通知する。通知後、管理プロセツサ
２０は、プロセツサダウン表示レジスタ３０２
の該当ビツトを、リセツトしておく。
プロセツサは部分システムダウン通知に併う
処理後終了報告を行なう。
処理後終了報告を行なう。
部分システムダウン通知を割込によつて知ら
された他のプロセツサは、オンライン処理のあ
い間に、障害プロセツサに関連する情報を初期
設定した後、処理終了した旨を、データ転送装
置１０１，１１１又は１２１を介して管理プロ
セツサ２０に通知する。
された他のプロセツサは、オンライン処理のあ
い間に、障害プロセツサに関連する情報を初期
設定した後、処理終了した旨を、データ転送装
置１０１，１１１又は１２１を介して管理プロ
セツサ２０に通知する。
管理プロセツサは全プロセツサに対して再開
指令を出す。
指令を出す。
管理プロセツサ２０は、各プロセツサに部分
システムダウン通知を出した後、各プロセツサ
がその処理終了報告をデータ通信装置を介して
管理プロセツサ２０の主記憶装置（図に示して
いない、プロセツサ１０〜１２の中に含まれ
る。）に知らせてくるのを、ルツクインで監視
し、全プロセツサから処理終了報告がきた後、
プロセツサ割込制制レジスタ３０３の全ビツト
を一斉に１にセツトして、全プロセツサに対し
て同時に再開指令を送出する。この指令を、各
プロセツサは割込により受け、障害発生プロセ
ツサが正常系で動作可能なことを知り、従来通
り、データ転送装置１０１〜１２１を介して情
報の転送を開始する。
システムダウン通知を出した後、各プロセツサ
がその処理終了報告をデータ通信装置を介して
管理プロセツサ２０の主記憶装置（図に示して
いない、プロセツサ１０〜１２の中に含まれ
る。）に知らせてくるのを、ルツクインで監視
し、全プロセツサから処理終了報告がきた後、
プロセツサ割込制制レジスタ３０３の全ビツト
を一斉に１にセツトして、全プロセツサに対し
て同時に再開指令を送出する。この指令を、各
プロセツサは割込により受け、障害発生プロセ
ツサが正常系で動作可能なことを知り、従来通
り、データ転送装置１０１〜１２１を介して情
報の転送を開始する。
以上説明したように、本発明は、管理プロセツ
サより複数のプロセツサの状態を監視し、１個で
もプロセツサに異常があれば他のプロセツサに割
込で通知し、全プロセツサが処理完了後、管理プ
ロセツサが再開指令を全プロセツサに一斉に出す
よう構成したことにより、システム全体を一括管
理でき、マルチプロセツサの複雑な障害からの再
開処理を簡明化する効果がある。
サより複数のプロセツサの状態を監視し、１個で
もプロセツサに異常があれば他のプロセツサに割
込で通知し、全プロセツサが処理完了後、管理プ
ロセツサが再開指令を全プロセツサに一斉に出す
よう構成したことにより、システム全体を一括管
理でき、マルチプロセツサの複雑な障害からの再
開処理を簡明化する効果がある。
第１図は本発明マルチプロセツサシステムの一
実施例を示す概念図であり、第２図は上記実施例
に使用されるマルチプロセツサ制御装置の詳細、
及び、該制御装置と各プロセツサとの接続関係と
を示す概念図である。 １０〜１２……プロセツサ、２０……管理プロ
セツサ、３０……マルチプロセツサ制御装置、４
０〜４２……入出力制御装置、５０……バス制御
装置、１０１〜１２１，２０１……データ転送装
置、１０２〜１２２……割込原因レジスタ、３０
１……制御部、３０２……プロセツサダウン表示
レジスタ、３０３……プロセツサ割込制御レジス
タ。
実施例を示す概念図であり、第２図は上記実施例
に使用されるマルチプロセツサ制御装置の詳細、
及び、該制御装置と各プロセツサとの接続関係と
を示す概念図である。 １０〜１２……プロセツサ、２０……管理プロ
セツサ、３０……マルチプロセツサ制御装置、４
０〜４２……入出力制御装置、５０……バス制御
装置、１０１〜１２１，２０１……データ転送装
置、１０２〜１２２……割込原因レジスタ、３０
１……制御部、３０２……プロセツサダウン表示
レジスタ、３０３……プロセツサ割込制御レジス
タ。
Claims (1)
- 【特許請求の範囲】 １ 複数の二重化されたプロセツサと、該各プロ
セツサに付属し、バスを介してプロセツサ間のデ
ータ転送を行なうデータ転送装置とを備えて構成
されるマルチプロセツサシステムであつて、 上記複数のプロセツサの中から他のプロセツサ
の運転・保守を管理する管理プロセツサを設ける
と共に、他の各プロセツサについては、二重化さ
れた一方がダウンした時、プロセツサダウン信号
を送出すると共に、二重化された他方により正常
系を確立するよう構成し、且つ、上記管理プロセ
ツサの外部装置として、上記プロセツサダウン信
号を表示して上記管理プロセツサに読取らしめる
手段と、上記管理プロセツサから上記各プロセツ
サに割込ませる手段とを備えて、障害時の再開処
理を行なうよう構成したことを特徴するマルチプ
ロセツサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55117751A JPS5743255A (en) | 1980-08-28 | 1980-08-28 | Multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55117751A JPS5743255A (en) | 1980-08-28 | 1980-08-28 | Multiprocessor system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5743255A JPS5743255A (en) | 1982-03-11 |
| JPS622335B2 true JPS622335B2 (ja) | 1987-01-19 |
Family
ID=14719410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55117751A Granted JPS5743255A (en) | 1980-08-28 | 1980-08-28 | Multiprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5743255A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6883121B1 (en) * | 2000-09-11 | 2005-04-19 | Rockwell Collins | Method and system for monitoring microprocessor integrity |
-
1980
- 1980-08-28 JP JP55117751A patent/JPS5743255A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5743255A (en) | 1982-03-11 |
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