JPS62257531A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS62257531A JPS62257531A JP10091286A JP10091286A JPS62257531A JP S62257531 A JPS62257531 A JP S62257531A JP 10091286 A JP10091286 A JP 10091286A JP 10091286 A JP10091286 A JP 10091286A JP S62257531 A JPS62257531 A JP S62257531A
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- JP
- Japan
- Prior art keywords
- microprogram
- program
- memory
- fixed
- loaded
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マイクロプログラム制御方式の情報処理装置
に係り、特にマイクロプログラムロード方式に閃するも
県ある。
に係り、特にマイクロプログラムロード方式に閃するも
県ある。
マイクロプログラム制御の情報処理装置は処理装置の基
本動作を指定するマイクロ命令セットによりプログラミ
ングを行い、これを制御記憶装置に格納し、これから逐
次マイクロ命令を読出し、実行Ｔることにより処理装置
の動作を実現する。
本動作を指定するマイクロ命令セットによりプログラミ
ングを行い、これを制御記憶装置に格納し、これから逐
次マイクロ命令を読出し、実行Ｔることにより処理装置
の動作を実現する。
従来、制御記憶装置を、固定メモリと、可変メモリとで
構成するものには例えば、特開昭５８−２００３４６号
がある。しかし、初期プログラムロードプログラムか格
納さ０ている固定メモリの１素子の１アドレス当りのデ
ータビット巾ホ、通常マイクロ命令語長のビット巾より
小ざいため、数個の固定メ％ ！Ｊ ’ｅ： 、並列に
並べ、各固定メモリの同一アドレスの内容を、並列に読
出丁ことにより、マイクロ命令のビット巾に相当するビ
ットＩｌｌ ｆ得ている。しかし、この方法では、格納
されるマイクロブログラムの総胎数より、固定メモリの
素子で規定されている語数が大きい場合、固定メモリに
未使用部の無駄が生じ、またマイクロ命令のピント［Ｉ
Ｊの増加に伴い固定メモリの使用個数が増加するという
問題があった。
構成するものには例えば、特開昭５８−２００３４６号
がある。しかし、初期プログラムロードプログラムか格
納さ０ている固定メモリの１素子の１アドレス当りのデ
ータビット巾ホ、通常マイクロ命令語長のビット巾より
小ざいため、数個の固定メ％ ！Ｊ ’ｅ： 、並列に
並べ、各固定メモリの同一アドレスの内容を、並列に読
出丁ことにより、マイクロ命令のビット巾に相当するビ
ットＩｌｌ ｆ得ている。しかし、この方法では、格納
されるマイクロブログラムの総胎数より、固定メモリの
素子で規定されている語数が大きい場合、固定メモリに
未使用部の無駄が生じ、またマイクロ命令のピント［Ｉ
Ｊの増加に伴い固定メモリの使用個数が増加するという
問題があった。
本発明の目的は、この様な従来の問題を解決し、少量の
ハードウェアの追加で、マイクロプログラム格納用の固
定メモリの使用個数を減らＴ事が可能な情報処理装置を
提供する串にあり、特にマイクロプログラムロード方式
にＩＮ ’ｆる。
ハードウェアの追加で、マイクロプログラム格納用の固
定メモリの使用個数を減らＴ事が可能な情報処理装置を
提供する串にあり、特にマイクロプログラムロード方式
にＩＮ ’ｆる。
制御記憶部が、固定メモリと可変メモリとで構成される
マイクロプログラム制御方式のｆＩ！１報処理装討にお
いてハ、電源投入後固定メモリに納められたマイクロプ
ログラムローダの実行により外部記憶媒体から可変メモ
リへ、マイクロプログラムをロードＴる必要がある。従
来か１では、第６図に示されるような４８ビツト巾のマ
イクロプログラムローダを第４図に示すような、８ピツ
） Ｘ ４ Ｋ ａの固定メモリ素子６個に実装し、こ
れを並列に読み出しながら実行することにより、マイク
ロプログラムが、前記外部記憶媒体より、前記可変メモ
リヘロードされていた。しかし、マイクロプログラムの
Ｍ’ｌＪ記外部記憶部記憶媒体前記可変メモリへのロー
ドプログラムの８駄は、８ピノ） ×４ Ｋ 詔も必要
としない場合が多く、例えば、１１１１Ｉ１１の固定メ
モリに納めることが可能であることに注目し、前記固定
メモリから、前記可変メモリへの？ｊｌ Ｗｌプログラ
ムロードプログラムのロード中か又は、通常のマイクロ
プログラムの実行中かを区別する表示手段を設けること
により、一度前記固定メモリの内存を、前記可変メモリ
へロードし、実行させることにより、ＩＪｉＩ記固定メ
モリの個ν２を誠ら丁ことが出来ることを特徴とするも
のである。
マイクロプログラム制御方式のｆＩ！１報処理装討にお
いてハ、電源投入後固定メモリに納められたマイクロプ
ログラムローダの実行により外部記憶媒体から可変メモ
リへ、マイクロプログラムをロードＴる必要がある。従
来か１では、第６図に示されるような４８ビツト巾のマ
イクロプログラムローダを第４図に示すような、８ピツ
） Ｘ ４ Ｋ ａの固定メモリ素子６個に実装し、こ
れを並列に読み出しながら実行することにより、マイク
ロプログラムが、前記外部記憶媒体より、前記可変メモ
リヘロードされていた。しかし、マイクロプログラムの
Ｍ’ｌＪ記外部記憶部記憶媒体前記可変メモリへのロー
ドプログラムの８駄は、８ピノ） ×４ Ｋ 詔も必要
としない場合が多く、例えば、１１１１Ｉ１１の固定メ
モリに納めることが可能であることに注目し、前記固定
メモリから、前記可変メモリへの？ｊｌ Ｗｌプログラ
ムロードプログラムのロード中か又は、通常のマイクロ
プログラムの実行中かを区別する表示手段を設けること
により、一度前記固定メモリの内存を、前記可変メモリ
へロードし、実行させることにより、ＩＪｉＩ記固定メ
モリの個ν２を誠ら丁ことが出来ることを特徴とするも
のである。
〔発明の実施か１〕
以下本発明の実施例を図を用いて説明する。
第１図は、本発明の一実施Ｉ！Ａ＋を説明下る情報処理
装置の概略システム悄成図である。第２図は、電源投入
力）ら、マイクロＮ分セット実行までの動作フローであ
る。第３図は、マイクロ命令フォーマストの１例である
。第４図は、従来のマイクロプログラムロード方式。第
５図は、第４図に対する本発明のマイクロプログラムロ
ード方式。第６図は、第５図の動作を具体化する１例で
ある９本発明は１第１図に示すように演算制御部１１１
を制御する制御記憶部１０８が、ＲＡＭで構成され、電
源投入時ＲＯＭ１０１に予め格納されているマイクロプ
ログラムロード用のプログラムかＣ８に格納された褒実
行されることにより、外部￥憎媒体１０２より、制御記
憶部＠１０８へマイクロプログラムかロードされる方式
の情報処理装置について述べる。
装置の概略システム悄成図である。第２図は、電源投入
力）ら、マイクロＮ分セット実行までの動作フローであ
る。第３図は、マイクロ命令フォーマストの１例である
。第４図は、従来のマイクロプログラムロード方式。第
５図は、第４図に対する本発明のマイクロプログラムロ
ード方式。第６図は、第５図の動作を具体化する１例で
ある９本発明は１第１図に示すように演算制御部１１１
を制御する制御記憶部１０８が、ＲＡＭで構成され、電
源投入時ＲＯＭ１０１に予め格納されているマイクロプ
ログラムロード用のプログラムかＣ８に格納された褒実
行されることにより、外部￥憎媒体１０２より、制御記
憶部＠１０８へマイクロプログラムかロードされる方式
の情報処理装置について述べる。
第２図は、電源投入がら、マイクロ命令セット実行まで
の動作フローであり、電源が投入２０１されると、ハー
ドウェアにより、各柾レジスタ、フラグ等のりセント動
作２０２が行われる。その後、？／Ｊ １９１プログラ
ムロード２０３が実行され、マイクロプログラムによる
自己ａ ｍ ２０４が行われる。自己診曲２０４が正常
終丁丁れば、マイクロプログラム−ロード２０５が行わ
れ、処理装置の基本動作を指定するマイクロ命令セット
か実行２０６される。第３図は・本つこ明の実施例で使
用したマイクロ命令フォーマット３０１であり、１命令
当りのビット巾は一４８ｂｉｔである。第４図は、従来
技術によるマイクロプログラムロード方式であり、マイ
クロプログラムロード用のマイクロプログラムを格納す
るために、６個のデータ巾８ｂｉｔ 、深さ４に語のＲ
ＯＭ４０１〜４０６を用いて、４８ｂｔｔ巾のマイクロ
命令フォーマット３０１を実現している。しかし、マイ
クロプログラムロード用の、プログラム容量は、小さく
てすむため、各ＲＯＭ ４０１〜４０６の下位アドレス
部には空が生じることになる。第５図は、本発明の一実
施例であり、マイクロプログラムロード用のプログラム
は、５１２ステツプに納まるならば、データ巾８ ｋｌ
ｉｔ １深さ４に詔のＲＯＭ ５０１１１１／ｊに格納
できる。電源投入時、制御、！；Ｉ記憶装置を構成する
Ｒ Ａ Ｍ群１０８へ、５１２バイトブロック単位で上
位バイトから下位バイトへ順次ロードＲＯＭ０ブロツク
→ＲＡＭ ｏブロック・・・・・・ＲＯＭ５ブロツク→
ＲＡ Ｍ ５ブロツクされる。このロード処理は専用ハ
ードウェアにより行われる。第６図に具体例を示す。第
６図において、マイクロプログラム、カウンタ１０７（
以下μＰ Ｃと格子）は、１４ｂｉｔ巾であり、１６に
分のアドレスを作成することが可能テアル。マタ、μＰ
Ｃ１０７の出力は、ＲＯＭ５ｏ１と、ＲＡＭ６０８〜６
１３に結線されている。なお、本発明の実施例では、制
御記憶装置１０８の容量は４８ピツ） Ｘ ８ Ｋ ５
ｇである。第６図に従い以下動作をステップを追って説
明する。
の動作フローであり、電源が投入２０１されると、ハー
ドウェアにより、各柾レジスタ、フラグ等のりセント動
作２０２が行われる。その後、？／Ｊ １９１プログラ
ムロード２０３が実行され、マイクロプログラムによる
自己ａ ｍ ２０４が行われる。自己診曲２０４が正常
終丁丁れば、マイクロプログラム−ロード２０５が行わ
れ、処理装置の基本動作を指定するマイクロ命令セット
か実行２０６される。第３図は・本つこ明の実施例で使
用したマイクロ命令フォーマット３０１であり、１命令
当りのビット巾は一４８ｂｉｔである。第４図は、従来
技術によるマイクロプログラムロード方式であり、マイ
クロプログラムロード用のマイクロプログラムを格納す
るために、６個のデータ巾８ｂｉｔ 、深さ４に語のＲ
ＯＭ４０１〜４０６を用いて、４８ｂｔｔ巾のマイクロ
命令フォーマット３０１を実現している。しかし、マイ
クロプログラムロード用の、プログラム容量は、小さく
てすむため、各ＲＯＭ ４０１〜４０６の下位アドレス
部には空が生じることになる。第５図は、本発明の一実
施例であり、マイクロプログラムロード用のプログラム
は、５１２ステツプに納まるならば、データ巾８ ｋｌ
ｉｔ １深さ４に詔のＲＯＭ ５０１１１１／ｊに格納
できる。電源投入時、制御、！；Ｉ記憶装置を構成する
Ｒ Ａ Ｍ群１０８へ、５１２バイトブロック単位で上
位バイトから下位バイトへ順次ロードＲＯＭ０ブロツク
→ＲＡＭ ｏブロック・・・・・・ＲＯＭ５ブロツク→
ＲＡ Ｍ ５ブロツクされる。このロード処理は専用ハ
ードウェアにより行われる。第６図に具体例を示す。第
６図において、マイクロプログラム、カウンタ１０７（
以下μＰ Ｃと格子）は、１４ｂｉｔ巾であり、１６に
分のアドレスを作成することが可能テアル。マタ、μＰ
Ｃ１０７の出力は、ＲＯＭ５ｏ１と、ＲＡＭ６０８〜６
１３に結線されている。なお、本発明の実施例では、制
御記憶装置１０８の容量は４８ピツ） Ｘ ８ Ｋ ５
ｇである。第６図に従い以下動作をステップを追って説
明する。
（１） μＰ Ｃ１０７の値が００００〜０１ＦＦの
間、ＡＮＤゲート６０５は、論理信号レベル １′ を
出力し、ＲＯＭ ５０１をチップイネーブルする。ＲＯ
Ｍ５０１は、８ｂｔｔ巾のデータｆ、 ＲＡ Ｍ ６０
８〜６１ろへ供給する０しかし、この間、ＣＰＵリセッ
ト１に号によりセットされるフリップフロップ６０１の
出力と、μＰＣ１０７のビット１１〜９をデコードする
デコーダ６０７との出力により、ＲＡＭ６０８Ｌ。
間、ＡＮＤゲート６０５は、論理信号レベル １′ を
出力し、ＲＯＭ ５０１をチップイネーブルする。ＲＯ
Ｍ５０１は、８ｂｔｔ巾のデータｆ、 ＲＡ Ｍ ６０
８〜６１ろへ供給する０しかし、この間、ＣＰＵリセッ
ト１に号によりセットされるフリップフロップ６０１の
出力と、μＰＣ１０７のビット１１〜９をデコードする
デコーダ６０７との出力により、ＲＡＭ６０８Ｌ。
かチップセレクトしないようにし、ＲＯＭ５０１の出力
データは、ＲＡＭ６０８の０査地から５１２番地までＧ
こ取りこまれる。
データは、ＲＡＭ６０８の０査地から５１２番地までＧ
こ取りこまれる。
（１１） μＰ Ｃ１０７の値が０２００〜０！ｌ
Ｆ Ｆの間ＲＡ Ｍアドレスのビット１２〜９は、ドラ
イステートゲ−） ６２１によりハイインピーダンス状
、態に保たｎている為、ＲＯＭ ５０１の出力データは
、ｒ（ＡＭ６０９の０査地から５１２番地に収りこまれ
る。
Ｆ Ｆの間ＲＡ Ｍアドレスのビット１２〜９は、ドラ
イステートゲ−） ６２１によりハイインピーダンス状
、態に保たｎている為、ＲＯＭ ５０１の出力データは
、ｒ（ＡＭ６０９の０査地から５１２番地に収りこまれ
る。
（ｆｉｔ） 以下（１１）と同様にして、μＰＣ１０
７の値が、０４００〜ｏ５ＦＦの間は、ＲＡＭ６１ｏへ
、０６００〜０７ＦＦの間は、ｒｔＡＭ６１１へ、０８
００〜０９ＦＦの間は、ＩＩＡＭ６１２へ、０Ａ００〜
０ＢＦＦの間は、ＲＡＭ６１３の０査地から５１２番地
へＲＯＭ ５０１の出力データが取りこｔｎる０ Ｑｖ） μＰＣ１ｏ７の値が、０Ｃ００〜０ＦＦＦの
間、ＲＯＭ ５（１１の内容は、出力されるが、フリッ
プフロップ６０１の出力と、デコーダ６０７の出力によ
り、どのＲＡ Ｍ ６０８〜６１ろもチップセレクトさ
れないため、この間ＲＡＭには、データは取りこまれ丁
、μＰ Ｃ１０７が更新されるのみである。
７の値が、０４００〜ｏ５ＦＦの間は、ＲＡＭ６１ｏへ
、０６００〜０７ＦＦの間は、ｒｔＡＭ６１１へ、０８
００〜０９ＦＦの間は、ＩＩＡＭ６１２へ、０Ａ００〜
０ＢＦＦの間は、ＲＡＭ６１３の０査地から５１２番地
へＲＯＭ ５０１の出力データが取りこｔｎる０ Ｑｖ） μＰＣ１ｏ７の値が、０Ｃ００〜０ＦＦＦの
間、ＲＯＭ ５（１１の内容は、出力されるが、フリッ
プフロップ６０１の出力と、デコーダ６０７の出力によ
り、どのＲＡ Ｍ ６０８〜６１ろもチップセレクトさ
れないため、この間ＲＡＭには、データは取りこまれ丁
、μＰ Ｃ１０７が更新されるのみである。
（■） μＰ（：’１０７の値が、１０００〜３ＦＦ
Ｆの間、ＡＮＤゲート６０５は、論理信号レベル ０
を出力するため、ＲＯＭ５ｏ１及び、デコーダ６０７は
イイ・−プルされず、Ｑｖ）の場合と同様にμＰＣ１０
７が更新されるのみである０ μＰ Ｃ１０７が３ＦＦＦまで更新されると、ＡＮＤゲ
ート６０３は、論理信号レベル′１′コ出力いフリップ
プロップ６０１がリセットされ、反転ゲート６１４を通
して、μＰ Ｃ１０７が００００となるのと同時に、全
ＲＡ Ｍ ６ｏａ〜６１３へのアクセスと、アドレス１
４ビット分すべてが有効となり、初期プログラムロード
の為のプログラムの、制御記憶装置へのロードは終了し
、通常のマイクロプログラム動作モードとなる。
Ｆの間、ＡＮＤゲート６０５は、論理信号レベル ０
を出力するため、ＲＯＭ５ｏ１及び、デコーダ６０７は
イイ・−プルされず、Ｑｖ）の場合と同様にμＰＣ１０
７が更新されるのみである０ μＰ Ｃ１０７が３ＦＦＦまで更新されると、ＡＮＤゲ
ート６０３は、論理信号レベル′１′コ出力いフリップ
プロップ６０１がリセットされ、反転ゲート６１４を通
して、μＰ Ｃ１０７が００００となるのと同時に、全
ＲＡ Ｍ ６ｏａ〜６１３へのアクセスと、アドレス１
４ビット分すべてが有効となり、初期プログラムロード
の為のプログラムの、制御記憶装置へのロードは終了し
、通常のマイクロプログラム動作モードとなる。
本発明によれは、以下の効果をあげることかできる。
Ｗ期プログラムロード用プログラムを格納する固定メモ
リＱ）使用個数を減ら丁ことかでき、更に実装設計かや
り易くなる。
リＱ）使用個数を減ら丁ことかでき、更に実装設計かや
り易くなる。
第１図は本発明の一夷鳳例のシステムの概略何戎図・第
２図は電源投入からの動作フロー図、第３図はマイクロ
命令フォーマット図１第４図は、従来のマイクロプログ
ラムロード方式の説明図、第５図は、第４図に対する本
発明のマイクロプログラムロード方式の説明図、第６図
は、第５図の動作説明図である。 １０２・・・外部記憶媒体 １０７・・・マイクロプログラムカウンタ１０８・・・
制御記憶装置 ６０１・・・モード表示フリップフロップ６０２・・・
マイクロ命令レジスタ ６０３ 、 ６０５ 、６０６・・・ ＡＮＤゲート６
０７・・・デコーダ ６２１・・・トライステートゲート （、。
２図は電源投入からの動作フロー図、第３図はマイクロ
命令フォーマット図１第４図は、従来のマイクロプログ
ラムロード方式の説明図、第５図は、第４図に対する本
発明のマイクロプログラムロード方式の説明図、第６図
は、第５図の動作説明図である。 １０２・・・外部記憶媒体 １０７・・・マイクロプログラムカウンタ１０８・・・
制御記憶装置 ６０１・・・モード表示フリップフロップ６０２・・・
マイクロ命令レジスタ ６０３ 、 ６０５ 、６０６・・・ ＡＮＤゲート６
０７・・・デコーダ ６２１・・・トライステートゲート （、。
Claims (1)
- １、マイクロプログラム記憶部が可変メモリ、初期プロ
グラムロードプログラム記憶部が、固定メモリで構成さ
れ、装置の電源投入と同時に、前記固定メモリ内に格納
された、初期プログラムロードプログラムが実行されて
、マイクロプログラムがロードされる、マイクロプログ
ラム制御方式の情報処理装置において、固定メモリから
可変メモリへのロード機構を備え初期プログラムロード
プログラムが、前記固定メモリより、前記可変メモリへ
ロード中であるか又は、前記可変メモリに格納されたマ
イクロプログラムを実行中であるかを示す、モード表示
手段を有することにより、固定メモリの使用個数が、マ
イクロ命令のビット巾に影響されないことを特徴とする
情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10091286A JPS62257531A (ja) | 1986-05-02 | 1986-05-02 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10091286A JPS62257531A (ja) | 1986-05-02 | 1986-05-02 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62257531A true JPS62257531A (ja) | 1987-11-10 |
Family
ID=14286549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10091286A Pending JPS62257531A (ja) | 1986-05-02 | 1986-05-02 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62257531A (ja) |
-
1986
- 1986-05-02 JP JP10091286A patent/JPS62257531A/ja active Pending
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