JPS6229166A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS6229166A JPS6229166A JP60167317A JP16731785A JPS6229166A JP S6229166 A JPS6229166 A JP S6229166A JP 60167317 A JP60167317 A JP 60167317A JP 16731785 A JP16731785 A JP 16731785A JP S6229166 A JPS6229166 A JP S6229166A
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- JP
- Japan
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- layer
- etching
- thin film
- film transistor
- active layer
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は薄膜トランジスタ、特にアモルファスシリコ
ン薄膜トランジスタに関する。
ン薄膜トランジスタに関する。
（従来の技術）
従来より、液晶表示装置の液晶駆動索ｆ等として用いら
れる、種々の構造の薄膜トランジスタが提案されている
。このような薄膜トランジスタは例えば文献（アモルフ
ァス セミコンタクタ テクノロジ アンド デバイセ
ズ（ＡｍｏｒｐｈｏｕｓＳｅｍｉｃｏｎｄｕｃｔｏｒ
Ｔｅｃｂｎｏｌｏｇｙ ＆ Ｄｅｖｉｃｅｓ） （４
９Ｂ２）オーム社 Ｐ、１９９〜２１０）に開示されて
いる。
れる、種々の構造の薄膜トランジスタが提案されている
。このような薄膜トランジスタは例えば文献（アモルフ
ァス セミコンタクタ テクノロジ アンド デバイセ
ズ（ＡｍｏｒｐｈｏｕｓＳｅｍｉｃｏｎｄｕｃｔｏｒ
Ｔｅｃｂｎｏｌｏｇｙ ＆ Ｄｅｖｉｃｅｓ） （４
９Ｂ２）オーム社 Ｐ、１９９〜２１０）に開示されて
いる。
ｆｆｇ４図（Ａ）はアモルファスシリコン（以下、ａ−
３ｉと称することもある）薄膜トランジスタにおいて、
逆スタガ一方式と称される構造の薄膜トランジスタの要
部を示す断面図である。
３ｉと称することもある）薄膜トランジスタにおいて、
逆スタガ一方式と称される構造の薄膜トランジスタの要
部を示す断面図である。
図において、１１は絶縁基板としてのガラス基板を示す
、このガラス基板１１上には順次に、ゲート電極１３と
、ゲート絶縁膜１５と、能動層１７としてのａ−３ｉｆ
ｉと、オーミック接合用ｎ゛層１９としてのｎｏａ−８
ｉ層と、このａ−Ｓｉ層上に互いに電２的に分離された
ソース電極２１及びドレイン電極２３とが設けられてい
る。
、このガラス基板１１上には順次に、ゲート電極１３と
、ゲート絶縁膜１５と、能動層１７としてのａ−３ｉｆ
ｉと、オーミック接合用ｎ゛層１９としてのｎｏａ−８
ｉ層と、このａ−Ｓｉ層上に互いに電２的に分離された
ソース電極２１及びドレイン電極２３とが設けられてい
る。
このような構造の８膜トランジスタを得るためには、そ
の製造工程中において、ｎ″ ａ−３ｉ層１９上に設け
られたソース電ａｉ２１及びドレイン電極２３をマスク
として、ｎｏ ａ−３ｉ層１日の領域（第４図（Ｂ）に
その領域の一部を斜線で示す）をエツチング除去して、
これら両電極２１及び２３を電気的に分離する必要があ
る。このｎ″ ａ−３ｉ層１９のエツチングは平行平板
型或はバレル型等のプラズマエツチング装置によりＣＦ
４ガス又はＣＦ４ と０２との混合ガスを用いたドライ
エツチングで行うのが一般的である。ところで、これら
のエツチングガスを用いた場合は、ｎ″ ａ−３ｉ層１
９はもとより、能動層であるａ−９ｉ層１７がほぼ同程
度のエツチング速度でエツチングされてしまう、従って
、ａ−３ｉ層１７の上に設けたｎ’ａ−Ｓｉ層上９のみ
をエツチングし、下層のａ−５ｉ層１７のエツチングが
行われないようにするためには、予め、ｎ・ ａ−５ｉ
層１９のエツチング速度を測定しておき、エツチングに
際しｎ’ａ−３ｉ層１９の膜厚に応じたエツチング時間
を設定していた。
の製造工程中において、ｎ″ ａ−３ｉ層１９上に設け
られたソース電ａｉ２１及びドレイン電極２３をマスク
として、ｎｏ ａ−３ｉ層１日の領域（第４図（Ｂ）に
その領域の一部を斜線で示す）をエツチング除去して、
これら両電極２１及び２３を電気的に分離する必要があ
る。このｎ″ ａ−３ｉ層１９のエツチングは平行平板
型或はバレル型等のプラズマエツチング装置によりＣＦ
４ガス又はＣＦ４ と０２との混合ガスを用いたドライ
エツチングで行うのが一般的である。ところで、これら
のエツチングガスを用いた場合は、ｎ″ ａ−３ｉ層１
９はもとより、能動層であるａ−９ｉ層１７がほぼ同程
度のエツチング速度でエツチングされてしまう、従って
、ａ−３ｉ層１７の上に設けたｎ’ａ−Ｓｉ層上９のみ
をエツチングし、下層のａ−５ｉ層１７のエツチングが
行われないようにするためには、予め、ｎ・ ａ−５ｉ
層１９のエツチング速度を測定しておき、エツチングに
際しｎ’ａ−３ｉ層１９の膜厚に応じたエツチング時間
を設定していた。
このようにして得た薄膜トランジスタを例えば液晶表示
装置の駆動素子として用いるような場合は、この薄膜ト
ランジスタを、−辺が２インチ（５，０８ｃｍ）とか５
インチ（１２，７ｃｍ）とかの正方形状の基板或はＡ４
サイズの大きさ等の大面積の基板に、多数個形成してい
た。
装置の駆動素子として用いるような場合は、この薄膜ト
ランジスタを、−辺が２インチ（５，０８ｃｍ）とか５
インチ（１２，７ｃｍ）とかの正方形状の基板或はＡ４
サイズの大きさ等の大面積の基板に、多数個形成してい
た。
（発明が解決しようとする問題点）
しかしながら、現状のプラズマエツチング装置では、広
い面精の基板全面に亘って形成されたｎ’ａ−５ｉ層を
何れの個所でも均一なエツチング速度でエツチング出来
るということは期待できず、基板の各部でエツチング速
度が異なる。従って、基板全面を一様なエツチング時間
でエツチングすると、基板のある部分ではｎ’ａ−３ｉ
Ｒが速いエツチング速度でエツチングされ、続いて下地
の能動層のａ−３ｉ層までエツチングされてしまったり
、一方、基板のある部分ではｎ’ａ−３ｉ層が完全にエ
ツチングされず残存してしまうという問題点があった。
い面精の基板全面に亘って形成されたｎ’ａ−５ｉ層を
何れの個所でも均一なエツチング速度でエツチング出来
るということは期待できず、基板の各部でエツチング速
度が異なる。従って、基板全面を一様なエツチング時間
でエツチングすると、基板のある部分ではｎ’ａ−３ｉ
Ｒが速いエツチング速度でエツチングされ、続いて下地
の能動層のａ−３ｉ層までエツチングされてしまったり
、一方、基板のある部分ではｎ’ａ−３ｉ層が完全にエ
ツチングされず残存してしまうという問題点があった。
又、このエツチング速度のバラツキの影響は一枚の基板
内のみにとどまらず、エツチング装置内に載置した複数
の基板間ではさらに大きく影響するという問題点があっ
た。。
内のみにとどまらず、エツチング装置内に載置した複数
の基板間ではさらに大きく影響するという問題点があっ
た。。
又、エツチング速度はエツチング装置でエツチングを行
う毎（バッチ毎）に同じエツチング速度となるように調
整されてはいるが、このエツチング速度も完全に一定と
することは不可能である。
う毎（バッチ毎）に同じエツチング速度となるように調
整されてはいるが、このエツチング速度も完全に一定と
することは不可能である。
従って、一様なエツチング時間でエツチングを行った場
合、各バッチ毎でゲート電極上に残存するａ−Ｓｉ層の
膜厚が異なるという問題点があった。
合、各バッチ毎でゲート電極上に残存するａ−Ｓｉ層の
膜厚が異なるという問題点があった。
さらに、ａ−５ｉ層及びｎ−ａｓｌ！を成膜する際の膜
厚も、一つの基板内、−回の成膜作業で成膜した複数の
基板間及びバッチ毎でバラツキが生じ、従って、一様な
エツチング速度やエツチング時間でエツチングを行った
のでは、前述したと同じ問題点が生じる。
厚も、一つの基板内、−回の成膜作業で成膜した複数の
基板間及びバッチ毎でバラツキが生じ、従って、一様な
エツチング速度やエツチング時間でエツチングを行った
のでは、前述したと同じ問題点が生じる。
このような能動層であるａ−３ｉ層の厚みのバラツキ及
び能動層上のｎｏ ａ−５ｉ層の残存はａ−３ｌ膜トラ
ンジスタのオフ電流のバラツキを引き起こす原因となる
。
び能動層上のｎｏ ａ−５ｉ層の残存はａ−３ｌ膜トラ
ンジスタのオフ電流のバラツキを引き起こす原因となる
。
この発明の目的は、上述した問題点を解決し、オフ電流
のバラツキの少ないアモルファスシリコン薄膜トランジ
スタを提供することにある。
のバラツキの少ないアモルファスシリコン薄膜トランジ
スタを提供することにある。
（問題点を解決するための手段）
この目的の達成を図るため、この発明によれば、絶縁基
板上に順次に、ゲート電極と、ゲート絶縁膜と、能動層
と、オーミック接合用ｎ°層と、互いに分離されたソー
ス電極及びトレイン電極とを有する薄膜トランジスタに
おいて。
板上に順次に、ゲート電極と、ゲート絶縁膜と、能動層
と、オーミック接合用ｎ°層と、互いに分離されたソー
ス電極及びトレイン電極とを有する薄膜トランジスタに
おいて。
オーミック接合用ｎ°層をアモルファスカーボンを以っ
て構成したことを特徴とする。
て構成したことを特徴とする。
この発明の実施に当り、能動層をアモルファスシリコン
とするのが好適である。
とするのが好適である。
この発明の実施に当り、能動層をアモルファスシリコン
と、炭素、ゲルマニウム、窒素及び酸素から選ばれた一
種又は二種以上の元素との化合物とするのが好適である
。
と、炭素、ゲルマニウム、窒素及び酸素から選ばれた一
種又は二種以上の元素との化合物とするのが好適である
。
さらに、この発明の実施に当り、能動層をマイクロクリ
スタルシリコンとするのが好適である。
スタルシリコンとするのが好適である。
（作用）
このような構成によれば、能動層とオーミック接合用ｎ
′層とは異なる材料で構成される。従って、エツチング
条件を選択することにより能動層は実質的にエツチング
せずに、オーミック接合用ｎ°層のみを選択的にエツチ
ングするようにすることが出来る。従って、基板内及び
バッチ間でエツチング速度のバラツキが生じたり、又、
オーミック接合用ｎ″層の成膜の際の厚みのバラツキが
生じても、このｎ′層の最大厚みの部分をエツチング出
来る程度に充分なエツチング時間の設定を行なうことが
出来る。さらに、このエツチング時間内に、薄いｎ″層
が速くエツチングされ、その下の能動層が露出してもこ
の能動層は実質的にエツチングされない。
′層とは異なる材料で構成される。従って、エツチング
条件を選択することにより能動層は実質的にエツチング
せずに、オーミック接合用ｎ°層のみを選択的にエツチ
ングするようにすることが出来る。従って、基板内及び
バッチ間でエツチング速度のバラツキが生じたり、又、
オーミック接合用ｎ″層の成膜の際の厚みのバラツキが
生じても、このｎ′層の最大厚みの部分をエツチング出
来る程度に充分なエツチング時間の設定を行なうことが
出来る。さらに、このエツチング時間内に、薄いｎ″層
が速くエツチングされ、その下の能動層が露出してもこ
の能動層は実質的にエツチングされない。
これがため、能動層がエツチングされて生じるａ−３ｉ
層の厚みのバラツキ及びエツチング時間不足によるｎ’
ａ−Ｓｔ層の残存は防止される。
層の厚みのバラツキ及びエツチング時間不足によるｎ’
ａ−Ｓｔ層の残存は防止される。
（実施例）
以下、第１図、第２図及び第３図を参照して、この発明
の一実施例につき説明する。尚、第１図において、第４
図に示した構成成分と同一の構成成分については同一の
符号を付して示す、又、これらの図はこの発明が理解出
来る程度に概略的に示しであるにすぎずその形状、寸法
及び配ａ関係は図示例に限定されるものではない。
の一実施例につき説明する。尚、第１図において、第４
図に示した構成成分と同一の構成成分については同一の
符号を付して示す、又、これらの図はこの発明が理解出
来る程度に概略的に示しであるにすぎずその形状、寸法
及び配ａ関係は図示例に限定されるものではない。
第１図はこの発明のａ−３ｉ薄膜トランジスタの要部を
示す断面図である。この図を参照してａ−ｓｉｓ膜トラ
ンジスタの構造につき説明する。
示す断面図である。この図を参照してａ−ｓｉｓ膜トラ
ンジスタの構造につき説明する。
図において、１１は絶縁基板としてのガラス基板を示す
、このガラス基板１１上には順次に、ゲート電極１３と
、ゲート絶縁［５１１５と、能動層１７としてのａ−３
ｉ層と、オーミック接合用ｎ゛層２５としてのｎ′アモ
ルファスカーボン層（以下、ｎ’ａ−Ｃ層と称すること
もある）と、互いに電気的に分離したソース電極２１及
びドレイン電極２３とが設けである。
、このガラス基板１１上には順次に、ゲート電極１３と
、ゲート絶縁［５１１５と、能動層１７としてのａ−３
ｉ層と、オーミック接合用ｎ゛層２５としてのｎ′アモ
ルファスカーボン層（以下、ｎ’ａ−Ｃ層と称すること
もある）と、互いに電気的に分離したソース電極２１及
びドレイン電極２３とが設けである。
このような構造の薄膜トランジスタを得るためには、従
来と同様にその製造工程中において、ソース電８ｊ２１
及びドレイン電８ｉ２３をマスクとして、ｎ’ａ−０層
２５のソース電極２１及びドレイン電極２３が設けられ
た領域以外のｎ’ａ−０層２５の領域をエツチング除去
して、これら両電極２１及び２３を電気的に分離する必
要がある。このｎ’ａ−０層２５のエツチングを従来と
同様にＣＦａ ガス或はＣＦａ と０２との混合ガスに
より行うのであれば、ｎ’ａ−０層２５のエツチング速
度はａ−５ｉ層１７のエツチング速度より遅いため、ｎ
′ ａ−Ｃ膜２５のみを選択的にエツチングし、かつ、
エツチングする膜厚を制御することは難しい、ところが
、ｎ’ａ−０層２５はＨ２ガスを用いたドライエツチン
グが可能であり、一方ａ−５ｔ層１７はＨ２ガスを用い
たドライエツチングではほとんどエツチングされない、
従って、ｎ’ａ−０層２５のみを充分な選択比でエツチ
ングすることが出来る。
来と同様にその製造工程中において、ソース電８ｊ２１
及びドレイン電８ｉ２３をマスクとして、ｎ’ａ−０層
２５のソース電極２１及びドレイン電極２３が設けられ
た領域以外のｎ’ａ−０層２５の領域をエツチング除去
して、これら両電極２１及び２３を電気的に分離する必
要がある。このｎ’ａ−０層２５のエツチングを従来と
同様にＣＦａ ガス或はＣＦａ と０２との混合ガスに
より行うのであれば、ｎ’ａ−０層２５のエツチング速
度はａ−５ｉ層１７のエツチング速度より遅いため、ｎ
′ ａ−Ｃ膜２５のみを選択的にエツチングし、かつ、
エツチングする膜厚を制御することは難しい、ところが
、ｎ’ａ−０層２５はＨ２ガスを用いたドライエツチン
グが可能であり、一方ａ−５ｔ層１７はＨ２ガスを用い
たドライエツチングではほとんどエツチングされない、
従って、ｎ’ａ−０層２５のみを充分な選択比でエツチ
ングすることが出来る。
Ｈ２ガスによるｎ”ａ−Ｃ膜のエツチング速度はｎ−ａ
−ＣＩＩＩの成膜条件により異なる。
−ＣＩＩＩの成膜条件により異なる。
５ＩＪｚ図は、この発明の発明者の実験による、ａ−Ｃ
膜のＨ２ガスによるエツチング速度を示した特性曲線図
である。この場合、横軸に成膜時のＲＦｔ力をとり、縦
軸にＨ２プラズマによるエツチング速度をとり、エツチ
ングのＲＦ主電力パラメータとして、プロットして示し
である。尚、図中、■で示す曲線は、エツチング時のＲ
Ｆ主電力１５０Ｗにした時のエツチング速度を示す特性
向＆！図である。同様に■及び■はそれぞれエツチング
時のＲＦｉ１！力を１００Ｗ及び５０Ｗとした時のエツ
チング速度を示す特性曲線図である。
膜のＨ２ガスによるエツチング速度を示した特性曲線図
である。この場合、横軸に成膜時のＲＦｔ力をとり、縦
軸にＨ２プラズマによるエツチング速度をとり、エツチ
ングのＲＦ主電力パラメータとして、プロットして示し
である。尚、図中、■で示す曲線は、エツチング時のＲ
Ｆ主電力１５０Ｗにした時のエツチング速度を示す特性
向＆！図である。同様に■及び■はそれぞれエツチング
時のＲＦｉ１！力を１００Ｗ及び５０Ｗとした時のエツ
チング速度を示す特性曲線図である。
尚、ａ−Ｃ膜の成膜はプラズマＣｖＤ法により行った。
その成膜条件は、原料ガスをＣ２Ｈ２とし、そのガス流
量を２０ｃｃ／分とし１．基板温度を２００℃とし、成
長槽内の真空度を０．５Ｔｏｒｒとし、ＲＦ主電力１０
〜１６０Ｗと変化させた。
量を２０ｃｃ／分とし１．基板温度を２００℃とし、成
長槽内の真空度を０．５Ｔｏｒｒとし、ＲＦ主電力１０
〜１６０Ｗと変化させた。
又、Ｈ２プラズマによるエツチング条件は、Ｈ２流量を
４０ｃｃ／分とし、エツチング槽内の真空度を０．５Ｔ
ｏｒｒとし、ＲＦ主電力それぞれ５０，１００，１５０
Ｗとした。
４０ｃｃ／分とし、エツチング槽内の真空度を０．５Ｔ
ｏｒｒとし、ＲＦ主電力それぞれ５０，１００，１５０
Ｗとした。
第２図からも明らかなように、Ｈ２プラズマによるａ−
Ｃ膜のエツチング速度は１〜１０Ａ／ＳｅＣと実用的な
値が得られた。一方、Ｈ２プラズイにより同一のエツチ
ング条件でａ−Ｓｉ膜のエツチングを行ったところ、そ
のエツチング速度は０ 、 ＯＩ Ａ ／ ｓ ｅ ｃ
以下であった。従ッテ、Ｈ２プラズマによるドライエツ
チングにより、ａ−Ｃ膜とａ−５ｉ膜とのエツチングを
１００〜１０００以上の選択比で行えることがわかった
。
Ｃ膜のエツチング速度は１〜１０Ａ／ＳｅＣと実用的な
値が得られた。一方、Ｈ２プラズイにより同一のエツチ
ング条件でａ−Ｓｉ膜のエツチングを行ったところ、そ
のエツチング速度は０ 、 ＯＩ Ａ ／ ｓ ｅ ｃ
以下であった。従ッテ、Ｈ２プラズマによるドライエツ
チングにより、ａ−Ｃ膜とａ−５ｉ膜とのエツチングを
１００〜１０００以上の選択比で行えることがわかった
。
又、ａ−ＣｇへのＰ（リン）元素のドーピングについて
は、あまり文献等のデータはないが、この発明の発明者
の実験によれば、ａ−Ｃ膜へのＰ元素のドーピングは充
分可能であり、従って、ｎ−ａ−Ｃ膜の作製が行える。
は、あまり文献等のデータはないが、この発明の発明者
の実験によれば、ａ−Ｃ膜へのＰ元素のドーピングは充
分可能であり、従って、ｎ−ａ−Ｃ膜の作製が行える。
第３図は、この発明の発明者の実験による、Ｐ元素又は
Ｂ（ポロン）元素をａ−Ｃ膜にドーピングした際のドー
ピング量に対するａ−Ｃ膜の導電率変化を示す特性曲線
図である。この場合、横軸にドーピング量をｐｐｍ単位
でとり、縦軸に暗導電率をとリプロットして示す。尚１
図中、■で示す曲線はＰ元素を、■で示す曲線はＢ元素
を、それぞれａ−Ｃｇにドーピングした際の導電率変化
を示す特性曲線図である。又、■は不純物添加なしの際
のａ−Ｃ膜の暗導２率を示す。
Ｂ（ポロン）元素をａ−Ｃ膜にドーピングした際のドー
ピング量に対するａ−Ｃ膜の導電率変化を示す特性曲線
図である。この場合、横軸にドーピング量をｐｐｍ単位
でとり、縦軸に暗導電率をとリプロットして示す。尚１
図中、■で示す曲線はＰ元素を、■で示す曲線はＢ元素
を、それぞれａ−Ｃｇにドーピングした際の導電率変化
を示す特性曲線図である。又、■は不純物添加なしの際
のａ−Ｃ膜の暗導２率を示す。
尚、この実験に用いたａ−Ｃ膜はプラズマＣＶＤ法によ
り作製した。その際の成膜条件は、原料ガスをＣ２Ｈ２
とし、そのガス流量を２０ Ｃｃ／分とし、ＲＦ主電力
１６０Ｗとし、第３図に示したガス流量比でＰ Ｈ３又
はＢ２ Ｈ６を導入した。
り作製した。その際の成膜条件は、原料ガスをＣ２Ｈ２
とし、そのガス流量を２０ Ｃｃ／分とし、ＲＦ主電力
１６０Ｗとし、第３図に示したガス流量比でＰ Ｈ３又
はＢ２ Ｈ６を導入した。
第３図からも明らかなように、Ｐドープ又はＢドーズ何
れの場合も、ａ−Ｃ膜に数１０００〜１１００００ｐｐ
のドーピングを行うと、これにより出来た不純物添加の
ａ−Ｃ膜の暗導電率は５Ｘ１０−５／Ωｃｍの値に達す
る。この暗導電率の値は、ａ−３ｔに不純物添加を行っ
た際の暗導電率の値と比較すると、−桁半程小さな値で
はあるが、簿膜トランジスタの能動層とゲート又はドレ
イン電極との間のす−ミック性を改善するという目的に
は充分な導電率である。実際、この発明の薄膜トランジ
スタを作成する際、オーミック接続用ｎ′層として、ａ
−Ｃ膜にＰＨ３を５０００ｐｐｍ（第３図の曲線Ｈのほ
ぼピーク値に対応するドーピング量）ドーピングして得
たｎ−ａ−Ｃ１１５ｉを用いたところ、ソース・ドレイ
ン間電流対ソース・トレイン間電圧特性は良好なオーミ
ック性を示した。尚、この時の薄膜トランジスタの寸法
はゲートａを１０ＪＬｍとし、ゲート幡を３００ ｊＬ
ｍとした。又、ゲート絶縁膜としてａ−３ｉＮｘを用い
た。
れの場合も、ａ−Ｃ膜に数１０００〜１１００００ｐｐ
のドーピングを行うと、これにより出来た不純物添加の
ａ−Ｃ膜の暗導電率は５Ｘ１０−５／Ωｃｍの値に達す
る。この暗導電率の値は、ａ−３ｔに不純物添加を行っ
た際の暗導電率の値と比較すると、−桁半程小さな値で
はあるが、簿膜トランジスタの能動層とゲート又はドレ
イン電極との間のす−ミック性を改善するという目的に
は充分な導電率である。実際、この発明の薄膜トランジ
スタを作成する際、オーミック接続用ｎ′層として、ａ
−Ｃ膜にＰＨ３を５０００ｐｐｍ（第３図の曲線Ｈのほ
ぼピーク値に対応するドーピング量）ドーピングして得
たｎ−ａ−Ｃ１１５ｉを用いたところ、ソース・ドレイ
ン間電流対ソース・トレイン間電圧特性は良好なオーミ
ック性を示した。尚、この時の薄膜トランジスタの寸法
はゲートａを１０ＪＬｍとし、ゲート幡を３００ ｊＬ
ｍとした。又、ゲート絶縁膜としてａ−３ｉＮｘを用い
た。
上述した実施例は、薄膜トランジスタの能動層としてア
モルファスシリコンを用いた例で説明−シたが、この能
動層とする物質はＨ２プラズマによりエツチングされ難
い物質、例えば、アモルファスシリコンと、炭素、ゲル
マニウム、窒素及び酸素から選ばれた一種又は二種以上
の元素との化合物でも良い、アモルファスシリコンと各
元素との化合物には、例えば、アモルファスシリコンカ
ーバイト、アモルファスシリコンゲルマニウム、アモル
ファスシリコンｖ素、アモルファスシリコン酸素等があ
る。
モルファスシリコンを用いた例で説明−シたが、この能
動層とする物質はＨ２プラズマによりエツチングされ難
い物質、例えば、アモルファスシリコンと、炭素、ゲル
マニウム、窒素及び酸素から選ばれた一種又は二種以上
の元素との化合物でも良い、アモルファスシリコンと各
元素との化合物には、例えば、アモルファスシリコンカ
ーバイト、アモルファスシリコンゲルマニウム、アモル
ファスシリコンｖ素、アモルファスシリコン酸素等があ
る。
さらに、この能動層を、アモルファスシリコンの中に微
結晶シリコンを入れた、Ｈ２プラズマによりエツチング
され難い、マイクロクリスタルシリコンと呼ばれる物質
としても良い。このマイクロクリスタルシリコンを用い
た素子はオフ電流のバラツキが小びくなるばかりでなく
、マイクロクリスタルシリコンは電ｆの移動度が大きい
。従って、マイクロクリスタルシリコンを能動層として
用いた素子は、従来の素ｆよりスイッチング速度が高ま
ることが期待出来る。
結晶シリコンを入れた、Ｈ２プラズマによりエツチング
され難い、マイクロクリスタルシリコンと呼ばれる物質
としても良い。このマイクロクリスタルシリコンを用い
た素子はオフ電流のバラツキが小びくなるばかりでなく
、マイクロクリスタルシリコンは電ｆの移動度が大きい
。従って、マイクロクリスタルシリコンを能動層として
用いた素子は、従来の素ｆよりスイッチング速度が高ま
ることが期待出来る。
（発明の効果）
上述した説明からも明らかなように、この発明によれば
、絶縁基板上に順次に、ゲート電極と、ゲート絶縁膜と
、能動層と、オーミック接合用ｎ゛層と、互いに分離さ
れたソース電極及びドレイン電極とを有する薄膜トラン
ジスタにおいて、能動層とソース及びトレイン電極との
接続をオーミンクコンタクトとするため、オーミック接
合用ｎ一層としてｎ’ａ−Ｃ膜を用いている。又、薄膜
トランジスタの能動層としてアモルファスシリコン又は
それとＨ２プラズマにより工・！チングされ難い物質と
の化合物を用いている。従って、ソース電極とドレイン
電極とを電気的に絶縁するため両電極が形成された以外
の領域のｎ″ ａ−Ｃ膜のエツチングを、例えばＨ２ガ
スによるプラズマエツチングにより行えば、Ｈ２ガスに
よってはアモルファスシリコン膜はほとんどエツチング
されないから、ｎ’ａ−Ｃ膜のみをエツチングすること
が出来る。よって、エンチング時間を充分長い時間とす
れば、エツチング装置のエツチング速度分布のバラツキ
やｎ′ ａ−Ｃ膜成膜時の膜厚分布のバラツキに影響さ
れず、ｎ’ａ−Ｃ膜のみを完全にエツチングすることが
出来る。又、能動層は実質的にはエツチングされない。
、絶縁基板上に順次に、ゲート電極と、ゲート絶縁膜と
、能動層と、オーミック接合用ｎ゛層と、互いに分離さ
れたソース電極及びドレイン電極とを有する薄膜トラン
ジスタにおいて、能動層とソース及びトレイン電極との
接続をオーミンクコンタクトとするため、オーミック接
合用ｎ一層としてｎ’ａ−Ｃ膜を用いている。又、薄膜
トランジスタの能動層としてアモルファスシリコン又は
それとＨ２プラズマにより工・！チングされ難い物質と
の化合物を用いている。従って、ソース電極とドレイン
電極とを電気的に絶縁するため両電極が形成された以外
の領域のｎ″ ａ−Ｃ膜のエツチングを、例えばＨ２ガ
スによるプラズマエツチングにより行えば、Ｈ２ガスに
よってはアモルファスシリコン膜はほとんどエツチング
されないから、ｎ’ａ−Ｃ膜のみをエツチングすること
が出来る。よって、エンチング時間を充分長い時間とす
れば、エツチング装置のエツチング速度分布のバラツキ
やｎ′ ａ−Ｃ膜成膜時の膜厚分布のバラツキに影響さ
れず、ｎ’ａ−Ｃ膜のみを完全にエツチングすることが
出来る。又、能動層は実質的にはエツチングされない。
これがため、ロフト間、バッチ間及び基板内での薄膜ト
ランジスタのオフ電流のバラツキを従来よりも小さくす
ることが出来る。
ランジスタのオフ電流のバラツキを従来よりも小さくす
ることが出来る。
第１図はこの発明のＶｊ膜トランジスタの一実施例を示
す要部断面図、 第２図及び第３図はこの発明の薄膜トランジスタの説明
に供する線図、 ７５４図（Ａ）及びＣＢ）は従来の薄膜トラ〉・ジスタ
の説明に供する線図である。 １１・・・絶縁基板、 １３・・・ゲート電極
１５・・・ゲート絶縁膜、 １７・・・能動層２１
・・・ソース電極、２３・・・ドレイン電極２５・・・
アモルファスカーボン層。 ｉｆ 蛇妹基猛 ｆＪ ゲート盲参シ １５ 勺′−ト すさ＃月１１ ／７能動層 ２ｆ ソース電極 ２３゛ドし２ン震揄 ２５ アモルファス方−ボシ層 ＤΦか月の簿順トウンシ′ズタのＩｔ’ＢＪｌ訂第１図 第２図 ｌθ０ １０００ ／θθ００
／θ０Ｑ００ＰＨ３ｏｒ ＢｚＨｔ； ／ Ｃｚ
Ｈｚ （ＰＰｒｎ’）二の売口月の薄Ｈ！トフンシ゛ス
タの１ｔｉｉ８１Ｕ第３図 ４疋束の薄゛鱒トウンジスタのｊ面図 第４図 −一つ【Ｑ□
す要部断面図、 第２図及び第３図はこの発明の薄膜トランジスタの説明
に供する線図、 ７５４図（Ａ）及びＣＢ）は従来の薄膜トラ〉・ジスタ
の説明に供する線図である。 １１・・・絶縁基板、 １３・・・ゲート電極
１５・・・ゲート絶縁膜、 １７・・・能動層２１
・・・ソース電極、２３・・・ドレイン電極２５・・・
アモルファスカーボン層。 ｉｆ 蛇妹基猛 ｆＪ ゲート盲参シ １５ 勺′−ト すさ＃月１１ ／７能動層 ２ｆ ソース電極 ２３゛ドし２ン震揄 ２５ アモルファス方−ボシ層 ＤΦか月の簿順トウンシ′ズタのＩｔ’ＢＪｌ訂第１図 第２図 ｌθ０ １０００ ／θθ００
／θ０Ｑ００ＰＨ３ｏｒ ＢｚＨｔ； ／ Ｃｚ
Ｈｚ （ＰＰｒｎ’）二の売口月の薄Ｈ！トフンシ゛ス
タの１ｔｉｉ８１Ｕ第３図 ４疋束の薄゛鱒トウンジスタのｊ面図 第４図 −一つ【Ｑ□
Claims (4)
- （１）絶縁基板上に順次に、ゲート電極と、ゲート絶縁
膜と、能動層と、オーミック接合用ｎ＾＋層と、互いに
分離されたソース電極及びドレイン電極とを有する薄膜
トランジスタにおいて、 オーミック接合用ｎ＾＋層をアモルファスカーボンを以
って構成したこと を特徴とする薄膜トランジスタ。 - （２）能動層をアモルファスシリコンとしたことを特徴
とする特許請求の範囲第１項記載の薄膜トランジスタ。 - （３）能動層をアモルファスシリコンと、炭素、ゲルマ
ニウム、窒素及び酸素から選ばれた一種又は二種以上の
元素との化合物としたことを特徴とする特許請求の範囲
第１項記載の薄膜トランジスタ。 - （４）能動層をマイクロクリスタルシリコンとしたこと
を特徴とする特許請求の範囲第１項記載の薄膜トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167317A JPS6229166A (ja) | 1985-07-29 | 1985-07-29 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167317A JPS6229166A (ja) | 1985-07-29 | 1985-07-29 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6229166A true JPS6229166A (ja) | 1987-02-07 |
Family
ID=15847505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60167317A Pending JPS6229166A (ja) | 1985-07-29 | 1985-07-29 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6229166A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0313977A (ja) * | 1989-06-13 | 1991-01-22 | Canon Inc | 現像装置 |
| US8084371B2 (en) | 2009-11-23 | 2011-12-27 | Samsung Electronics Co., Ltd. | Field effect transistors, methods of fabricating a carbon-insulating layer using molecular beam epitaxy and methods of fabricating a field effect transistor |
| US9423037B2 (en) | 2012-05-30 | 2016-08-23 | Kabushiki Kaisha Fujikin | Diaphragm with flange and annular ridge and diaphragm valve using the same |
| EP3093888A1 (en) * | 2015-05-11 | 2016-11-16 | BOE Technology Group Co., Ltd. | Thin film transistor, method of fabricating the same, array substrate and display device |
| EP3516453A4 (en) * | 2016-09-21 | 2020-05-06 | Boe Technology Group Co. Ltd. | THIN-LAYER TRANSISTOR, DISPLAY SUBSTRATE AND DISPLAY BOARD THEREFOR, AND PRODUCTION METHOD THEREFOR |
-
1985
- 1985-07-29 JP JP60167317A patent/JPS6229166A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0313977A (ja) * | 1989-06-13 | 1991-01-22 | Canon Inc | 現像装置 |
| US8084371B2 (en) | 2009-11-23 | 2011-12-27 | Samsung Electronics Co., Ltd. | Field effect transistors, methods of fabricating a carbon-insulating layer using molecular beam epitaxy and methods of fabricating a field effect transistor |
| US8310014B2 (en) | 2009-11-23 | 2012-11-13 | Samsung Electronics Co., Ltd. | Field effect transistors, methods of fabricating a carbon-insulating layer using molecular beam epitaxy and methods of fabricating a field effect transistor |
| US9423037B2 (en) | 2012-05-30 | 2016-08-23 | Kabushiki Kaisha Fujikin | Diaphragm with flange and annular ridge and diaphragm valve using the same |
| EP3093888A1 (en) * | 2015-05-11 | 2016-11-16 | BOE Technology Group Co., Ltd. | Thin film transistor, method of fabricating the same, array substrate and display device |
| US9812579B2 (en) | 2015-05-11 | 2017-11-07 | Boe Technology Group Co., Ltd. | Thin film transistor, method of fabricating the same, array substrate and display device |
| US10186617B2 (en) | 2015-05-11 | 2019-01-22 | Boe Technology Group Co., Ltd. | Thin film transistor, method of fabricating the same, array substrate and display device |
| EP3516453A4 (en) * | 2016-09-21 | 2020-05-06 | Boe Technology Group Co. Ltd. | THIN-LAYER TRANSISTOR, DISPLAY SUBSTRATE AND DISPLAY BOARD THEREFOR, AND PRODUCTION METHOD THEREFOR |
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