JPS62296473A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62296473A JPS62296473A JP61139517A JP13951786A JPS62296473A JP S62296473 A JPS62296473 A JP S62296473A JP 61139517 A JP61139517 A JP 61139517A JP 13951786 A JP13951786 A JP 13951786A JP S62296473 A JPS62296473 A JP S62296473A
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- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- oxide film
- glass layer
- phosphorus glass
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は半導体装置の製造方法に関し、特に金属−酸化
膜一半導体集積回路（以下ＭＯ３ＬＳＩと略す）を製造
するプロセスに関するものである。
膜一半導体集積回路（以下ＭＯ３ＬＳＩと略す）を製造
するプロセスに関するものである。
従来の技術
従来例を第２図に沿って説明する。例えばｐ型（１００
）１０〜１５Ω・口のシリコン基板１上に選択酸化法等
を用いてフィールド酸化膜２を形成する。次にトランジ
スタの特性を決めるゲート酸化膜３、不純物ドープ多結
晶シリコン電極４を各々、電気炉、減圧化学気相堆積法
を用いて成長させると共に、写真蝕刻法により望みのゲ
ート電極パターン４を形成する。この多結晶シリコンに
セルフ７ライン法で、例えば砒素を加速電圧８０ Ｋｅ
Ｖ程度で５〜ｅ ｘ １０１５／ａｉｌ程度イオン注入
を実施し、活性化する事によってソース５あるいはド、
レイン５を形成する。次に化学気相堆積法等で酸化硅素
膜６、及び燐やホウ素を各々個別に入れる場合は約７〜
１０％、同時に入れる場合は各４〜６チ程度含ませた酸
化硅素膜８（以下ボロン・燐ガラス層と略す）を成長さ
せる。
）１０〜１５Ω・口のシリコン基板１上に選択酸化法等
を用いてフィールド酸化膜２を形成する。次にトランジ
スタの特性を決めるゲート酸化膜３、不純物ドープ多結
晶シリコン電極４を各々、電気炉、減圧化学気相堆積法
を用いて成長させると共に、写真蝕刻法により望みのゲ
ート電極パターン４を形成する。この多結晶シリコンに
セルフ７ライン法で、例えば砒素を加速電圧８０ Ｋｅ
Ｖ程度で５〜ｅ ｘ １０１５／ａｉｌ程度イオン注入
を実施し、活性化する事によってソース５あるいはド、
レイン５を形成する。次に化学気相堆積法等で酸化硅素
膜６、及び燐やホウ素を各々個別に入れる場合は約７〜
１０％、同時に入れる場合は各４〜６チ程度含ませた酸
化硅素膜８（以下ボロン・燐ガラス層と略す）を成長さ
せる。
このプロセスで、酸化硅素膜６を成長させた理由は、下
地のソースあるいはドレイン５に上段のボロン燐ガラス
層８よりボロンもしくは燐が不純物として導入されるの
を防ぐ為である。本説明図はＮチャネルＭＯＳトランジ
スタの場合なので、燐が入っても良いが、例えばＰチャ
ネルトランジスタの共存するＣＭＯＳプロセス等では必
らず必要である。さて、このように層８よシなる層間絶
縁膜を形成させた後、１０００℃で２０分程度、水蒸気
雰囲気中で加熱処理を行なう。すると、最上層のボロン
燐ガラス８が第２図ｆＣ）に示すように、固体であシな
がら流動性を示し、第２図（ｂ）のようなほぼ垂直に近
い被覆形状から、かなりの傾斜角度を有する層８よりな
る層間絶縁膜が形成される。
地のソースあるいはドレイン５に上段のボロン燐ガラス
層８よりボロンもしくは燐が不純物として導入されるの
を防ぐ為である。本説明図はＮチャネルＭＯＳトランジ
スタの場合なので、燐が入っても良いが、例えばＰチャ
ネルトランジスタの共存するＣＭＯＳプロセス等では必
らず必要である。さて、このように層８よシなる層間絶
縁膜を形成させた後、１０００℃で２０分程度、水蒸気
雰囲気中で加熱処理を行なう。すると、最上層のボロン
燐ガラス８が第２図ｆＣ）に示すように、固体であシな
がら流動性を示し、第２図（ｂ）のようなほぼ垂直に近
い被覆形状から、かなりの傾斜角度を有する層８よりな
る層間絶縁膜が形成される。
従って例えば多結晶シリコン４上の段差部が非常に平滑
になり、層間絶縁膜８上に形成される金属配線層（図示
せず）も下地の形状を反映して滑らかになる事が予測さ
れる。
になり、層間絶縁膜８上に形成される金属配線層（図示
せず）も下地の形状を反映して滑らかになる事が予測さ
れる。
これがいわゆる燐ガラスフローと称されるものであって
急激な段差の軽減の為、非常に広く用いられる。そして
平滑性が良いのは、水蒸気雰囲気中が最も良く、単なる
窒素雰囲気ではなかなかガラスの流動性が生じない。
急激な段差の軽減の為、非常に広く用いられる。そして
平滑性が良いのは、水蒸気雰囲気中が最も良く、単なる
窒素雰囲気ではなかなかガラスの流動性が生じない。
現在は燐ガラスを１０００℃以上の高温で燐を含んだ雰
囲気中で処理する事が多く、よシ低温でもその流動性を
生かす為、前述のようにホウ素をも含んだボロン燐ガラ
ス層の利用が検討されつつある。
囲気中で処理する事が多く、よシ低温でもその流動性を
生かす為、前述のようにホウ素をも含んだボロン燐ガラ
ス層の利用が検討されつつある。
発明が解決しようとする問題点
前述のようにリンガラス層、あるいはボロン燐ガラス層
に流動性を持たせる雰囲気としては水蒸気雰囲気が望ま
しいと述べたが、その熱処理時に第２図（Ｃ）に示すよ
うに、層間絶縁膜６，８を通して酸化種が下地基板にま
で到達し、ゲート多結晶シリコンのエッヂでの持ち上が
り部４Ａや、ソースドレイン部の酸化部５Ａの形成によ
るソースドレイン抵抗の増加といった２点の問題が生じ
ている。これらは素子寸法が大きい間は特に大きな問題
ではなかったが、微細化が進むにつれ、その制御性の困
難さや特性の劣化が顕著になりつつある。
に流動性を持たせる雰囲気としては水蒸気雰囲気が望ま
しいと述べたが、その熱処理時に第２図（Ｃ）に示すよ
うに、層間絶縁膜６，８を通して酸化種が下地基板にま
で到達し、ゲート多結晶シリコンのエッヂでの持ち上が
り部４Ａや、ソースドレイン部の酸化部５Ａの形成によ
るソースドレイン抵抗の増加といった２点の問題が生じ
ている。これらは素子寸法が大きい間は特に大きな問題
ではなかったが、微細化が進むにつれ、その制御性の困
難さや特性の劣化が顕著になりつつある。
層間絶縁膜は通常６ 、０００〜１μｍと非常に厚いが
堆積時の温度が約４００℃と低く、水蒸気酸化種に対し
ては何らストップ効果を持たないようである。更に、ソ
ースドレイン層は高濃度の不純物層であり不純物の入ら
ない場合に比べ、酸化速度が非常に早くなる事は良く知
られており、又、特に水蒸気酸化の場合、特に、その相
対的な成長速度が早い為、上述のような問題点が生じる
ものと理解される。
堆積時の温度が約４００℃と低く、水蒸気酸化種に対し
ては何らストップ効果を持たないようである。更に、ソ
ースドレイン層は高濃度の不純物層であり不純物の入ら
ない場合に比べ、酸化速度が非常に早くなる事は良く知
られており、又、特に水蒸気酸化の場合、特に、その相
対的な成長速度が早い為、上述のような問題点が生じる
ものと理解される。
問題点を解決するための手段
本発明の方法は、ゲート電極とソース及びドレイン構造
を有するＭＯＳ集積回路の製造するに際し、半導体基体
一主面上にゲート電極、ソース、ドレインを各々形成し
た後前記ゲート電極、ソース及びドレインと接続される
金属配線層との層間絶縁膜を形成し、酸化硅素膜を化学
気相堆積法で形成する工程と、この膜上に多結晶シリコ
ン膜を堆積する工程と、ボロン及びリンを個別もしくは
同時に含む酸化硅素膜を堆積する工程と、前記半導体基
体をｓｏｏ’ｃ以上かつ水蒸気雰囲気中で熱処理する工
程とからなり、前記多結晶シリコン膜を全て酸化膜に変
えるものである。
を有するＭＯＳ集積回路の製造するに際し、半導体基体
一主面上にゲート電極、ソース、ドレインを各々形成し
た後前記ゲート電極、ソース及びドレインと接続される
金属配線層との層間絶縁膜を形成し、酸化硅素膜を化学
気相堆積法で形成する工程と、この膜上に多結晶シリコ
ン膜を堆積する工程と、ボロン及びリンを個別もしくは
同時に含む酸化硅素膜を堆積する工程と、前記半導体基
体をｓｏｏ’ｃ以上かつ水蒸気雰囲気中で熱処理する工
程とからなり、前記多結晶シリコン膜を全て酸化膜に変
えるものである。
作 用
ボロン燐ガラス層の下に多結晶シリコン膜を敷いておく
事によって、酸化種は下地に到達する前に、先ずこの多
結晶シリコン層の酸化に費され、しかも、その結果、形
成される膜は酸化硅素膜である為、層間絶縁膜は全て、
同種の膜であシ、次工程のコンタクトホールのエツチン
グ等に何ら支障をきたさない。
事によって、酸化種は下地に到達する前に、先ずこの多
結晶シリコン層の酸化に費され、しかも、その結果、形
成される膜は酸化硅素膜である為、層間絶縁膜は全て、
同種の膜であシ、次工程のコンタクトホールのエツチン
グ等に何ら支障をきたさない。
実施例
本発明の実施例を第１図に沿って説明する。
ＭＯＳ）ランジスタのソースドレインを形成するまでは
従来法と同様で良い。次にやはりボロン燐ガラス層から
の不純物汚染を防ぐ為に化学気相堆積法あるいは低重ド
ライ酸化法で、ソースドレイン部の抵抗値があがったシ
、多結晶シリコンゲートエッヂが持ち上がらない程度に
酸化硅素膜６を形成する。次に多結晶シリコン７を、後
述のボロン燐ガラス層の水蒸気によるフロー処理を行な
うのに必要な時間の間に多結晶シリコンが酸化される酸
化膜厚の半分より若干少な目の厚みに減圧化学気相堆積
法等で成長させる。例えば９００℃。
従来法と同様で良い。次にやはりボロン燐ガラス層から
の不純物汚染を防ぐ為に化学気相堆積法あるいは低重ド
ライ酸化法で、ソースドレイン部の抵抗値があがったシ
、多結晶シリコンゲートエッヂが持ち上がらない程度に
酸化硅素膜６を形成する。次に多結晶シリコン７を、後
述のボロン燐ガラス層の水蒸気によるフロー処理を行な
うのに必要な時間の間に多結晶シリコンが酸化される酸
化膜厚の半分より若干少な目の厚みに減圧化学気相堆積
法等で成長させる。例えば９００℃。
６０分の水蒸気フロー処理を行なうなら、７００人程鹿
の膜厚が望ましい。その後ボロン燐ガラス層８を５００
０〜９０００人程度の膜厚で堆積する。
の膜厚が望ましい。その後ボロン燐ガラス層８を５００
０〜９０００人程度の膜厚で堆積する。
これを第２図（ｂ）に示す。次に水蒸気雰囲気中で、８
００℃以上の高温たとえば８ｏＯ〜１ｏｏＯ℃の温度で
、高温なら１５〜３０分、低温なら６０〜１８０分熱処
理を行なう。すると表面のボロン燐ガラス層８が流動性
を示し、多結晶シリコン７は全て酸化膜となると同時に
第１図（Ｃ）に示すように表面が平滑になる。
００℃以上の高温たとえば８ｏＯ〜１ｏｏＯ℃の温度で
、高温なら１５〜３０分、低温なら６０〜１８０分熱処
理を行なう。すると表面のボロン燐ガラス層８が流動性
を示し、多結晶シリコン７は全て酸化膜となると同時に
第１図（Ｃ）に示すように表面が平滑になる。
発明の効果
本発明の方法によれば、表面が平滑になると共に、下地
のソースドレイン領域が酸化される事なく、又、多結晶
シリコンエッヂの端部が持ち上がる事が生じない。後の
工程として、層間絶縁膜にコンタクトホールを形成し、
下地と接続する為の金属配線形成があるが、その際の段
差部での断線あるいは異方性エッチによる段差部でのエ
ツチング残りが見られない等の利点を持っている。
のソースドレイン領域が酸化される事なく、又、多結晶
シリコンエッヂの端部が持ち上がる事が生じない。後の
工程として、層間絶縁膜にコンタクトホールを形成し、
下地と接続する為の金属配線形成があるが、その際の段
差部での断線あるいは異方性エッチによる段差部でのエ
ツチング残りが見られない等の利点を持っている。
第１図は本発明の一実施例における半導体装置の製造方
法を示す工程断面図、第２図は従来の製造方法を示す工
程断面図である。 ６・・・・・・酸化硅素膜、７・・・・・・多結晶シリ
コン、８・・・・・・ボロン燐ガラス層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名４・
−９６晶シソコン１−不を 第 ２ 図
法を示す工程断面図、第２図は従来の製造方法を示す工
程断面図である。 ６・・・・・・酸化硅素膜、７・・・・・・多結晶シリ
コン、８・・・・・・ボロン燐ガラス層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名４・
−９６晶シソコン１−不を 第 ２ 図
Claims (1)
- ゲート電極とソース及びドレイン構造を有するＭＯＳ集
積回路の製造に際し、半導体基体一主面上にゲート電極
、ソース、ドレインを各々形成した後前記ゲート電極、
ソース及びドレインと接続される金属配線層との層間絶
縁膜を形成し、酸化硅素膜を化学気相堆積法で形成する
工程と、多結晶シリコン膜を堆積する工程と、ボロン及
びリンを個別もしくは同時に含む酸化硅素膜を堆積する
工程と、前記半導体基体を８００℃以上かつ水蒸気雰囲
気中で熱処理する工程とからなり、前記多結晶シリコン
膜を全て酸化膜に変えるようにしてなる半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61139517A JPS62296473A (ja) | 1986-06-16 | 1986-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61139517A JPS62296473A (ja) | 1986-06-16 | 1986-06-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62296473A true JPS62296473A (ja) | 1987-12-23 |
Family
ID=15247136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61139517A Pending JPS62296473A (ja) | 1986-06-16 | 1986-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62296473A (ja) |
-
1986
- 1986-06-16 JP JP61139517A patent/JPS62296473A/ja active Pending
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