JPS6237546B2 - - Google Patents
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- JPS6237546B2 JPS6237546B2 JP53035117A JP3511778A JPS6237546B2 JP S6237546 B2 JPS6237546 B2 JP S6237546B2 JP 53035117 A JP53035117 A JP 53035117A JP 3511778 A JP3511778 A JP 3511778A JP S6237546 B2 JPS6237546 B2 JP S6237546B2
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- film
- transistor
- gate oxide
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/8314—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having gate insulating layers with different properties
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は、MIS（Metal Insulator
Semiconductor）電界効果型トランジスタで形成
したレイシオ型インバータのような半導体集積回
路装置の製造方法に関する。
Semiconductor）電界効果型トランジスタで形成
したレイシオ型インバータのような半導体集積回
路装置の製造方法に関する。
従来、MIS集積回路装置の基本回路構成として
デプレツシヨン型ロード・トランジスタとエンハ
ンスメント型ドライバ・トランジスタからなるイ
ンバータ、即ち、Ｅ／Ｄモード・インバータが多
用されている。
デプレツシヨン型ロード・トランジスタとエンハ
ンスメント型ドライバ・トランジスタからなるイ
ンバータ、即ち、Ｅ／Ｄモード・インバータが多
用されている。
その理由は、ロード・トランジスタのＩ（電
流）−Ｖ（電圧）特性が高速動作に適していると
されていること、また、余分な電源電圧が不要で
あつて、その為の配線の面積が省けるので高集積
化できるとされていること等に依る。
流）−Ｖ（電圧）特性が高速動作に適していると
されていること、また、余分な電源電圧が不要で
あつて、その為の配線の面積が省けるので高集積
化できるとされていること等に依る。
しかしながら、実際には種々の欠点を有してい
る。第１図は通常のＥ／Ｄモード・インバータの
回路図であり、ＱDはドライバ・トランジスタ、
ＱLはロード・トランジスタ、Vinは入力、Vout
は出力、ＶDDは電源レベル、ＶSSは接地レベルを
それぞれ示している。この種インバータは、所
謂、レイシオ型インバータと呼ばれ、ドライバ・
トランジスタＱDがオンのとき出力Voutは接地レ
ベルＶSSに近く、また、ドライバ・トランジスタ
ＱDがオフのとき出力Voutは電源レベルＶDDに近
くなる必要があり、従つて、ドライバ・トランジ
スタＱDがオンのとき、それには多量の電流が流
れても、ロード・トランジスタＱLにはそれより
も僅少な電流しか流れないようにしなければなら
ず、例えば、その電流レイシオは20〜30：１にま
ですることが要求される。第２図はＥ／Ｄモー
ド・インバータの動作を説明する為のＩ−Ｖ特性
線図であり、イはVinがロウ・レベルであるとき
の特性を、また、ロはVinがハイ・レベルである
ときの特性を、更に、ハはロード・トランジスタ
ＱLに於ける特性をそれぞれ表わしている。とこ
ろで、前記のような電流レイシオを具現する為に
従来採られている手段は、ロード・トランジスタ
ＱLに於けるゲート寸法、即ち、W/L（Ｗ：幅、
Ｌ：長さ）とドライバ・トランジスタＱDに於け
るそれとの比を変えることに依つて行なうように
している。即ち、一般に、Ｅ／Ｄモード・インバ
ータに於けるロード・トランジスタＱLのゲート
寸法W/Lは、ロード・トランジスタＱLとドライ
バ・トランジスタのベータ（β）比、インバータ
電流値、プロセス精度から決まる最小Ｌ（または
Ｗ）を考慮して定められる。β比を詳細に表わす
と次式のようになる。即ち、 μ：キヤリヤ・モビリテイ εox：ゲート酸化膜の誘電率 tox：ゲート酸化膜の膜厚 ｌ及びｄのサフイツクスはロード側とドライバ
側の別を示す となる。従来のこの種インバータでは、通常、μ
l＝μd、toxl＝toxdとするので、式(1)は、 βｄ／βｌ＝Ｗｄ／Ｌｄ／Ｗｌ／Ｌｌ……(2
) となる。従つて、例えばβd／βl＝20、Ｗd／Ｌd
＝２とすると、Ｗl／Ｌl＝0.1となつて、ロード・
トランジスタＱLのゲートは非常に細長いものと
なり、ドライバ・トランジスタＱDのそれとは著
しく異なつた形状になる。これは、集積回路装置
をレイアウトする上で大きな障害になるばかりで
なく、ロード・トランジスタＱL全体としても、
ドライバ・トランジスタＱDよりも大きな面積を
必要とするようになるので、集積密度を向上する
面でも問題になる。
る。第１図は通常のＥ／Ｄモード・インバータの
回路図であり、ＱDはドライバ・トランジスタ、
ＱLはロード・トランジスタ、Vinは入力、Vout
は出力、ＶDDは電源レベル、ＶSSは接地レベルを
それぞれ示している。この種インバータは、所
謂、レイシオ型インバータと呼ばれ、ドライバ・
トランジスタＱDがオンのとき出力Voutは接地レ
ベルＶSSに近く、また、ドライバ・トランジスタ
ＱDがオフのとき出力Voutは電源レベルＶDDに近
くなる必要があり、従つて、ドライバ・トランジ
スタＱDがオンのとき、それには多量の電流が流
れても、ロード・トランジスタＱLにはそれより
も僅少な電流しか流れないようにしなければなら
ず、例えば、その電流レイシオは20〜30：１にま
ですることが要求される。第２図はＥ／Ｄモー
ド・インバータの動作を説明する為のＩ−Ｖ特性
線図であり、イはVinがロウ・レベルであるとき
の特性を、また、ロはVinがハイ・レベルである
ときの特性を、更に、ハはロード・トランジスタ
ＱLに於ける特性をそれぞれ表わしている。とこ
ろで、前記のような電流レイシオを具現する為に
従来採られている手段は、ロード・トランジスタ
ＱLに於けるゲート寸法、即ち、W/L（Ｗ：幅、
Ｌ：長さ）とドライバ・トランジスタＱDに於け
るそれとの比を変えることに依つて行なうように
している。即ち、一般に、Ｅ／Ｄモード・インバ
ータに於けるロード・トランジスタＱLのゲート
寸法W/Lは、ロード・トランジスタＱLとドライ
バ・トランジスタのベータ（β）比、インバータ
電流値、プロセス精度から決まる最小Ｌ（または
Ｗ）を考慮して定められる。β比を詳細に表わす
と次式のようになる。即ち、 μ：キヤリヤ・モビリテイ εox：ゲート酸化膜の誘電率 tox：ゲート酸化膜の膜厚 ｌ及びｄのサフイツクスはロード側とドライバ
側の別を示す となる。従来のこの種インバータでは、通常、μ
l＝μd、toxl＝toxdとするので、式(1)は、 βｄ／βｌ＝Ｗｄ／Ｌｄ／Ｗｌ／Ｌｌ……(2
) となる。従つて、例えばβd／βl＝20、Ｗd／Ｌd
＝２とすると、Ｗl／Ｌl＝0.1となつて、ロード・
トランジスタＱLのゲートは非常に細長いものと
なり、ドライバ・トランジスタＱDのそれとは著
しく異なつた形状になる。これは、集積回路装置
をレイアウトする上で大きな障害になるばかりで
なく、ロード・トランジスタＱL全体としても、
ドライバ・トランジスタＱDよりも大きな面積を
必要とするようになるので、集積密度を向上する
面でも問題になる。
本発明は、ロード・トランジスタの面積をドラ
イバ・トランジスタのそれより大きく採らなくて
も、ドライバ・トランジスタのオン時に於ける両
トランジスタの電流レイシオを充分に取り得ると
ともに高速動作可能なレイシオ型インバータのよ
うな半導体集積回路装置を製造できるようにする
ものであり、以下これを詳細に説明する。
イバ・トランジスタのそれより大きく採らなくて
も、ドライバ・トランジスタのオン時に於ける両
トランジスタの電流レイシオを充分に取り得ると
ともに高速動作可能なレイシオ型インバータのよ
うな半導体集積回路装置を製造できるようにする
ものであり、以下これを詳細に説明する。
さて、ここで、前記式(1)を更に検討すると、ロ
ード・トランジスタＱLとドライバ・トランジス
タＱDとの電流レイシオを取るための手段は、ゲ
ート寸法に依存することだけでなく、（μd／
toxd）＞（μl／toxl）にしても良いことが理解され
る。そこで、式(1)を変形し、 βｄ／βｌ＝（μｄ／ｔｏｘｄ）・（Ｗｄ／Ｌｄ）／（
μｌ／ｔｏｘｌ）・（Ｗｌ／Ｌｌ）……(3) として考える。
ード・トランジスタＱLとドライバ・トランジス
タＱDとの電流レイシオを取るための手段は、ゲ
ート寸法に依存することだけでなく、（μd／
toxd）＞（μl／toxl）にしても良いことが理解され
る。そこで、式(1)を変形し、 βｄ／βｌ＝（μｄ／ｔｏｘｄ）・（Ｗｄ／Ｌｄ）／（
μｌ／ｔｏｘｌ）・（Ｗｌ／Ｌｌ）……(3) として考える。
この式(3)に於いて、前記従来例のときと同様
に、βd／βl＝20、Ｗd／Ｌd＝２とし、そして、
toxd／toxl＝５、μd＝μlとすると、Ｗl／Ｌl＝0.5
となつて、ロード・トランジスタＱLのゲート面
積は、ドライバ・トランジスタＱDに於けるそれ
と同一にすることができ、従来の1/5に縮小され
たことになる。尚、（μd／toxd）／（μl／toxl）
10とすることは容易に実現可能であるから、こ
れに依りインバータの面積は著しく縮小すること
ができる。次に、第３図乃至第６図を参照しつ
つ、μd＝μl、toxd＜toxlとしたインバータを製
造する場合について説明する。
に、βd／βl＝20、Ｗd／Ｌd＝２とし、そして、
toxd／toxl＝５、μd＝μlとすると、Ｗl／Ｌl＝0.5
となつて、ロード・トランジスタＱLのゲート面
積は、ドライバ・トランジスタＱDに於けるそれ
と同一にすることができ、従来の1/5に縮小され
たことになる。尚、（μd／toxd）／（μl／toxl）
10とすることは容易に実現可能であるから、こ
れに依りインバータの面積は著しく縮小すること
ができる。次に、第３図乃至第６図を参照しつ
つ、μd＝μl、toxd＜toxlとしたインバータを製
造する場合について説明する。
第３図参照
(1) 例えばｐ型シリコン半導体基板１に熱酸化法
を適用して二酸化シリコン膜２を厚さ500
〔Å〕に形成する。
を適用して二酸化シリコン膜２を厚さ500
〔Å〕に形成する。
(2) 例えば化学気相成長法を適用して窒化シリコ
ン膜３を厚さ1000〔Å〕に形成する。
ン膜３を厚さ1000〔Å〕に形成する。
(3) 例えば通常のフオト・リングラフイ技術を適
用して二酸化シリコン膜２と窒化シリコン膜３
のパターニングを行ない、インバータ形成領域
を覆う部分を残して他を除去する。
用して二酸化シリコン膜２と窒化シリコン膜３
のパターニングを行ない、インバータ形成領域
を覆う部分を残して他を除去する。
(4) 前記工程(3)に於いて形成したフオト・レジス
ト・マスクをそのままにしてイオン注入法を適
用し、硼素イオンの注入を行ないp+型チヤネ
ル・ストツプ領域４を形成する。
ト・マスクをそのままにしてイオン注入法を適
用し、硼素イオンの注入を行ないp+型チヤネ
ル・ストツプ領域４を形成する。
(5) 熱酸化法を適用してフイールド用二酸化シリ
コン膜５を選択的に形成する。
コン膜５を選択的に形成する。
第４図参照
(6) 例えば通常のフオト・リングラフイ技術を適
用して前記残留している窒化シリコン膜３のみ
のパターニングを行なつて略その2/5程度、即
ち、ロード・トランジスタを形成すべき領域の
一部を覆つている部分を除去する。尚、二酸化
シリコン膜２はそのままとする。
用して前記残留している窒化シリコン膜３のみ
のパターニングを行なつて略その2/5程度、即
ち、ロード・トランジスタを形成すべき領域の
一部を覆つている部分を除去する。尚、二酸化
シリコン膜２はそのままとする。
(7) 前記工程(6)に於いて形成したフオト・レジス
ト・マスクをそのままにしてイオン注入法を適
用し燐イオンの注入を行ないn-型領域６を形
成する。この領域６は回路設計から要求される
負荷電流ＩDSSを得られるようにする為に形成
するものである。
ト・マスクをそのままにしてイオン注入法を適
用し燐イオンの注入を行ないn-型領域６を形
成する。この領域６は回路設計から要求される
負荷電流ＩDSSを得られるようにする為に形成
するものである。
(8) 同じく前記フオト・レジスト・マスクをその
ままにして二酸化シリコン膜２を除去してから
該マスクを除去し、あらためて熱酸化法を適用
してゲート酸化膜７ＧLを厚さ5000〔Å〕に形
成する。
ままにして二酸化シリコン膜２を除去してから
該マスクを除去し、あらためて熱酸化法を適用
してゲート酸化膜７ＧLを厚さ5000〔Å〕に形
成する。
第５図参照
(9) 前記残留していた窒化シリコン膜３、即ち、
ドライバ・トランジスタを形成すべき領域を覆
つていたものを除去し、次いで、その下に在る
薄い二酸化シリコン膜２も除去する。この二酸
化シリコン膜２の除去は浸漬法で行なうもの
で、他の二酸化シリコン膜の部分も薄く（約
500〔Å〕減）なる。
ドライバ・トランジスタを形成すべき領域を覆
つていたものを除去し、次いで、その下に在る
薄い二酸化シリコン膜２も除去する。この二酸
化シリコン膜２の除去は浸漬法で行なうもの
で、他の二酸化シリコン膜の部分も薄く（約
500〔Å〕減）なる。
(10) 熱酸化法を適用してドライバ・トランジスタ
側のゲート酸化膜７ＧDを厚さ1000〔Å〕に形
成する。これに依りロード・トランジスタ側の
ゲート酸化膜７ＧLは再び5000〔Å〕になる。
側のゲート酸化膜７ＧDを厚さ1000〔Å〕に形
成する。これに依りロード・トランジスタ側の
ゲート酸化膜７ＧLは再び5000〔Å〕になる。
第６図参照
(11) この後、通常の技法を適用してドライバ・ト
ランジスタＱD及びロード・トランジスタＱLを
形成すれば良いが、これには種々の工程が既知
である。次に、その一例を挙げる。
ランジスタＱD及びロード・トランジスタＱLを
形成すれば良いが、これには種々の工程が既知
である。次に、その一例を挙げる。
例えば通常のフオト・リソグラフイ技術を適
用してゲート酸化膜７ＧDのパターニングを行
なつてノン・パツテイング・コンタクト用開口
を形成する。
用してゲート酸化膜７ＧDのパターニングを行
なつてノン・パツテイング・コンタクト用開口
を形成する。
(12) 例えば化学気相成長法を適用し、シリコン・
ゲート膜を成長させる。
ゲート膜を成長させる。
(13) 通常のフオト・リソグラフイ技術を適用
し、シリコン・ゲート膜のパターニングを行な
い、ドライバ側シリコン・ゲート８ＧDとロー
ド側シリコン・ゲート及び配線８ＧLを完成さ
せる。
し、シリコン・ゲート膜のパターニングを行な
い、ドライバ側シリコン・ゲート８ＧDとロー
ド側シリコン・ゲート及び配線８ＧLを完成さ
せる。
(14) 同様にゲート酸化膜７ＧD，７ＧLのパター
ニングも行なつてそれ等を完成させる。
ニングも行なつてそれ等を完成させる。
(15) 例えば燐硅酸ガラス膜を用いた固相拡散
法、気相拡散法、イオン注入法等、適宜の技法
を適用してｎ型不純物を高濃度に導入してドラ
イバ側ソース領域９ＳD、ドライバ側ドレイン
領域兼ロード側ソース領域９DS、ロード側ド
レイン領域９ＤLを形成する。勿論、これと同
時にシリコン・ゲート８ＧDとシリコン・ゲー
ト兼配線８ＧLにも不純物が導入されてその導
電性化に寄与する。
法、気相拡散法、イオン注入法等、適宜の技法
を適用してｎ型不純物を高濃度に導入してドラ
イバ側ソース領域９ＳD、ドライバ側ドレイン
領域兼ロード側ソース領域９DS、ロード側ド
レイン領域９ＤLを形成する。勿論、これと同
時にシリコン・ゲート８ＧDとシリコン・ゲー
ト兼配線８ＧLにも不純物が導入されてその導
電性化に寄与する。
(16) この後、必要に応じて絶縁膜の形成、熱処
理を行ない、電極配線を形成する。
理を行ない、電極配線を形成する。
前記のようにして製造したインバータでは、
toxd／toxl＝1000〔Å〕／5000〔Å〕＝0.2とな
り、βd／βl＝20、Ｗd／Ｌd＝２に対し、Ｗl／Ｌl
＝0.5となり、ロード・トランジスタＱLのゲート
面積は従来の1/5に縮小され、しかも、ドライ
バ・トランジスタＱDとロード・トランジスタＱL
との間の電流レイシオは充分にとることができ
る。
toxd／toxl＝1000〔Å〕／5000〔Å〕＝0.2とな
り、βd／βl＝20、Ｗd／Ｌd＝２に対し、Ｗl／Ｌl
＝0.5となり、ロード・トランジスタＱLのゲート
面積は従来の1/5に縮小され、しかも、ドライ
バ・トランジスタＱDとロード・トランジスタＱL
との間の電流レイシオは充分にとることができ
る。
以上の説明で判るように、本発明の半導体集積
回路装置の製造方法によれば、μd＝μl、toxd＜
toxlとすることに依り、ロード・トランジスタの
面積を従来のものの1/5〜1/10にした半導体集積
回路装置を容易に製造することが可能となり、そ
の集積性は著しく向上したものとなる。
回路装置の製造方法によれば、μd＝μl、toxd＜
toxlとすることに依り、ロード・トランジスタの
面積を従来のものの1/5〜1/10にした半導体集積
回路装置を容易に製造することが可能となり、そ
の集積性は著しく向上したものとなる。
尚、前記実施例はＥ／Ｄモード・インバータに
ついて説明したが、Ｅ／Ｅモード・インバータで
も同様に実施できるし、インバータ以外のドライ
バ・トランジスタとロード・トランジスタとを含
むMIS型論理回路一般に適用して上述の効果が得
られるものである。
ついて説明したが、Ｅ／Ｅモード・インバータで
も同様に実施できるし、インバータ以外のドライ
バ・トランジスタとロード・トランジスタとを含
むMIS型論理回路一般に適用して上述の効果が得
られるものである。
第１図は通常のＥ／Ｄモード・インバータの回
路図、第２図はその動作特性を説明する為のＩ−
Ｖ特性線図、第３図乃至第６図は本発明一実施例
の工程説明図である。 図に於いて、ＱDはドライバ・トランジスタ、
ＱLはロード・トランジスタ、Vinは入力、Vout
は出力、ＶSSは接地レベル、ＶDDは電源レベル、
１は基板、２は二酸化シリコン膜、３は窒化シリ
コン膜、４はチヤネル・ストツプ領域、５はフイ
ールド用二酸化シリコン膜、６はn-型領域、７
ＧD，７ＧLはゲート酸化膜、８ＧDはシリコン・
ゲート、８ＧLはシリコン・ゲート及び配線、９
ＳDはドレイン側ソース領域、９DSはドライバ側
ドレイン兼ロード側ソース領域、９ＤLはロード
側ドレイン領域である。
路図、第２図はその動作特性を説明する為のＩ−
Ｖ特性線図、第３図乃至第６図は本発明一実施例
の工程説明図である。 図に於いて、ＱDはドライバ・トランジスタ、
ＱLはロード・トランジスタ、Vinは入力、Vout
は出力、ＶSSは接地レベル、ＶDDは電源レベル、
１は基板、２は二酸化シリコン膜、３は窒化シリ
コン膜、４はチヤネル・ストツプ領域、５はフイ
ールド用二酸化シリコン膜、６はn-型領域、７
ＧD，７ＧLはゲート酸化膜、８ＧDはシリコン・
ゲート、８ＧLはシリコン・ゲート及び配線、９
ＳDはドレイン側ソース領域、９DSはドライバ側
ドレイン兼ロード側ソース領域、９ＤLはロード
側ドレイン領域である。
Claims (1)
- １ 一導電型半導体基板上の素子を形成すべき部
分に開口を有するフイールド用酸化膜を形成し、
次いで、該開口を覆うように耐酸化マスク膜を形
成し、次いで、前記耐酸化マスク膜の一部を除去
してからチヤネル領域として作用する反対導電型
不純物領域を形成し、次いで、該反対導電型不純
物領域上に厚く且つ前記フイールド用酸化膜より
も薄いゲート酸化膜を形成し、次いで、前記残り
の耐酸化マスク膜を除去してから前記厚く且つ前
記フイールド用酸化膜よりも薄いゲート酸化膜よ
りも更に薄いゲート酸化膜を形成し、しかる後、
該更に薄いゲート酸化膜を有するドライバ・トラ
ンジスタと前記厚く且つフイールド用酸化膜より
も薄いゲート酸化膜を有するロード・トランジス
タとを完成させる工程が含まれてなることを特徴
とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3511778A JPS54127289A (en) | 1978-03-27 | 1978-03-27 | Semiconductor integrated circuit device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3511778A JPS54127289A (en) | 1978-03-27 | 1978-03-27 | Semiconductor integrated circuit device and its manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54127289A JPS54127289A (en) | 1979-10-03 |
| JPS6237546B2 true JPS6237546B2 (ja) | 1987-08-13 |
Family
ID=12432977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3511778A Granted JPS54127289A (en) | 1978-03-27 | 1978-03-27 | Semiconductor integrated circuit device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54127289A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100478A (en) * | 1980-01-16 | 1981-08-12 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPS6237943U (ja) * | 1986-05-01 | 1987-03-06 | ||
| JPH03116968A (ja) * | 1989-09-29 | 1991-05-17 | Sharp Corp | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943828B2 (ja) * | 1977-06-08 | 1984-10-24 | 三菱電機株式会社 | Ｍｏｓ形集積回路の製造方法 |
-
1978
- 1978-03-27 JP JP3511778A patent/JPS54127289A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54127289A (en) | 1979-10-03 |
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