JPS6237945A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6237945A JPS6237945A JP17699185A JP17699185A JPS6237945A JP S6237945 A JPS6237945 A JP S6237945A JP 17699185 A JP17699185 A JP 17699185A JP 17699185 A JP17699185 A JP 17699185A JP S6237945 A JPS6237945 A JP S6237945A
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- JP
- Japan
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- mask
- etching
- insulating layer
- layer
- hole
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- Pending
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はコンタクトホールもしくは多層配線間に配置す
る絶縁物に形成するスルーホールを形成する技術に関す
る。
る絶縁物に形成するスルーホールを形成する技術に関す
る。
超ＬＳＩに代表されるように最近の半導体素子とりわけ
集積回路素子は高性能化ならびに高集積化の方向をたど
っており、この為微細パターンの形成が必要となってい
るほかに多層配線技術が重要となってきた。
集積回路素子は高性能化ならびに高集積化の方向をたど
っており、この為微細パターンの形成が必要となってい
るほかに多層配線技術が重要となってきた。
一方高性能化に伴って、集積回路素子は多層配線が施さ
れるのが通常であるが、この配線層間に配置する絶縁物
層も当然種々の改良が加えられており、多層配線に不可
欠なスルーホール形成も同様である。
れるのが通常であるが、この配線層間に配置する絶縁物
層も当然種々の改良が加えられており、多層配線に不可
欠なスルーホール形成も同様である。
このスルーホール形成に際して必要な技術としては従来
から賞用された等方性食刻技術に加えて異方性食刻技術
が最近適用されているのは周知事実である。その一つと
してＲＩ Ｅ （Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃｈｉ
ｎｇ）法が挙げられるが、オーバエツチング時における
サイドエツチング量が少なく且つエッチング制御性に優
れた特徴を利用する頻度が高い。
から賞用された等方性食刻技術に加えて異方性食刻技術
が最近適用されているのは周知事実である。その一つと
してＲＩ Ｅ （Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃｈｉ
ｎｇ）法が挙げられるが、オーバエツチング時における
サイドエツチング量が少なく且つエッチング制御性に優
れた特徴を利用する頻度が高い。
ところで、多層配線に必要なスルーホール形成法を第２
図（、）〜（ｅ）により説明する。不純物を半導体基板
内へ導入して形成する機能素子を備えた半導体基板（２
０）表面には珪素酸化物層（２１）を熱酸化法により設
け、ここに所定のパターンで第１配線層（２２）を形成
する。勿論この第１配線層は前記機能素子とは珪素酸化
物層（２１）を開口した窓を介して電気的に接続し、そ
の材質としては厚さ１．０μｍ程度のＡＱ又はｌＩ合金
（ＡＩｌ−３ｉ）を適用するのが通常である。この第１
配線層にはプラズマＣ■Ｄ （Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりプラズマ５
ｉ３Ｎ４（以後Ｐ−５ｉＮと記載する）層（２７）を約
］、、０７ｚｍ第２図（ａ）に示すように堆積する。次
に厚さ２．０μｍ程度のフォトレジス１〜層を被覆して
この半導体基板（２０）の塗布面をほぼ平坦としてから
、フォトレジスト層及びＰ −Ｓ ｊ、Ｎ層の食刻速度
が同一となるＲＩＥ条件で第１配線層（２２）が露出す
るまで食刻する。これはいわゆるエッチバック法であり
この第１配線パターン間にＰ−５ｉＮが配置された平坦
な表面が得られる。この平坦表面に厚さ約１．０μｍの
Ｐ−３ｉＮ層（２３）を再び堆積するがその断面を第２
図（ｂ）に示した。
図（、）〜（ｅ）により説明する。不純物を半導体基板
内へ導入して形成する機能素子を備えた半導体基板（２
０）表面には珪素酸化物層（２１）を熱酸化法により設
け、ここに所定のパターンで第１配線層（２２）を形成
する。勿論この第１配線層は前記機能素子とは珪素酸化
物層（２１）を開口した窓を介して電気的に接続し、そ
の材質としては厚さ１．０μｍ程度のＡＱ又はｌＩ合金
（ＡＩｌ−３ｉ）を適用するのが通常である。この第１
配線層にはプラズマＣ■Ｄ （Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりプラズマ５
ｉ３Ｎ４（以後Ｐ−５ｉＮと記載する）層（２７）を約
］、、０７ｚｍ第２図（ａ）に示すように堆積する。次
に厚さ２．０μｍ程度のフォトレジス１〜層を被覆して
この半導体基板（２０）の塗布面をほぼ平坦としてから
、フォトレジスト層及びＰ −Ｓ ｊ、Ｎ層の食刻速度
が同一となるＲＩＥ条件で第１配線層（２２）が露出す
るまで食刻する。これはいわゆるエッチバック法であり
この第１配線パターン間にＰ−５ｉＮが配置された平坦
な表面が得られる。この平坦表面に厚さ約１．０μｍの
Ｐ−３ｉＮ層（２３）を再び堆積するがその断面を第２
図（ｂ）に示した。
次いで、通常の写真食刻法によってフォトレジストパタ
ーン（２４）を設け、これをマスクとしてＲＩＥ法によ
ってＰ−３ｉＮ （２３）を食刻して第２図（ｃ）に示
したスルーホール（２５）が得られる。更に、酸素灰化
法によってフォトレジス１〜を除去後通常のスパッタリ
ング法ならびに写真食刻法によって所定のパターンをも
つ厚さ１．０μｍ位の第２配線層（２６）を第２図（ｄ
）に示すように形成する。この材質は第１配線層と同じ
である。
ーン（２４）を設け、これをマスクとしてＲＩＥ法によ
ってＰ−３ｉＮ （２３）を食刻して第２図（ｃ）に示
したスルーホール（２５）が得られる。更に、酸素灰化
法によってフォトレジス１〜を除去後通常のスパッタリ
ング法ならびに写真食刻法によって所定のパターンをも
つ厚さ１．０μｍ位の第２配線層（２６）を第２図（ｄ
）に示すように形成する。この材質は第１配線層と同じ
である。
一般に半導体基板表面に８￥層した絶縁層を開口した窓
に導電性金属を真空蒸着法等で堆積する際にはこの開口
の端部に先ず堆積されるためその下部の堆積層厚さが著
るしく小さくなり断線又はエレクトロマイグレイジョン
が起り易くなることは良く知られている。このため、こ
の開口形成に当っては絶縁物層表面側の径を拡げるよう
にテーパ＝３− を付与することが不可欠であり、テーパ角を４５゜〜５
５°に保持するのが理想的である。
に導電性金属を真空蒸着法等で堆積する際にはこの開口
の端部に先ず堆積されるためその下部の堆積層厚さが著
るしく小さくなり断線又はエレクトロマイグレイジョン
が起り易くなることは良く知られている。このため、こ
の開口形成に当っては絶縁物層表面側の径を拡げるよう
にテーパ＝３− を付与することが不可欠であり、テーパ角を４５゜〜５
５°に保持するのが理想的である。
しかし実際にはＰ−ＳｉＮに対するフォトレジストの選
択比、エツチング速度、エツチング状態の再現性等の問
題からテーパ角は７０°〜８０°程度となり第２図（ａ
）に示した○印部分における第２配線層厚さはフィール
ド部のそれの１５〜３０％程度しがないので、前述のよ
うな動作電流葉中によるエレクトロマイグレイジョンに
よる断線が生じ易くなる。
択比、エツチング速度、エツチング状態の再現性等の問
題からテーパ角は７０°〜８０°程度となり第２図（ａ
）に示した○印部分における第２配線層厚さはフィール
ド部のそれの１５〜３０％程度しがないので、前述のよ
うな動作電流葉中によるエレクトロマイグレイジョンに
よる断線が生じ易くなる。
前述のようにスルーホールを成可く小さく余分なスペー
スを必要としないためにＲＩＥ法を適用しているが、Ｐ
−５ｉＮ即ち、層間絶縁層が１．０μｍ以上の厚さがあ
る場合にはここにテーパをつける必要からフォトレジス
トの後退により食刻寸法のバラツキが大きく微細化が困
難となる。例えば厚さ１．０μｍの層間絶縁膜では片側
２σで０．５μｍ程度のバラツキとなり、マスク２μｍ
口のスルーホールはその底部寸法が食刻後最大３．０μ
ｍ口となる。これを第２図（ｅ）に示した。
スを必要としないためにＲＩＥ法を適用しているが、Ｐ
−５ｉＮ即ち、層間絶縁層が１．０μｍ以上の厚さがあ
る場合にはここにテーパをつける必要からフォトレジス
トの後退により食刻寸法のバラツキが大きく微細化が困
難となる。例えば厚さ１．０μｍの層間絶縁膜では片側
２σで０．５μｍ程度のバラツキとなり、マスク２μｍ
口のスルーホールはその底部寸法が食刻後最大３．０μ
ｍ口となる。これを第２図（ｅ）に示した。
本発明は上記難点を克服した新規な多層配線をもつ半導
体装置の製造方法を提供するもので、特に第２配線層の
カバーレージに優れた微細スルーホールが得られるもの
である。
体装置の製造方法を提供するもので、特に第２配線層の
カバーレージに優れた微細スルーホールが得られるもの
である。
本発明では従来エツチングマスクとして採用したフォト
レジストと層間絶縁膜間に、この層間絶縁膜と同一のＲ
ＩＥ条件で食刻される材料と食刻選択性の大きい材料の
積層体からなるマスクを適用し、更に食刻後にこのスル
ーホール内に階段状の段差を形成することによって第２
配線層のカバーレージを向上する手法を採用した。
レジストと層間絶縁膜間に、この層間絶縁膜と同一のＲ
ＩＥ条件で食刻される材料と食刻選択性の大きい材料の
積層体からなるマスクを適用し、更に食刻後にこのスル
ーホール内に階段状の段差を形成することによって第２
配線層のカバーレージを向上する手法を採用した。
第１図（ａ）〜（ｅ）により本発明を詳述する。
不純物を導入して形成した機能素子（図示せず）を備え
た半導体基板（１）表面には熱酸化層（２）を設け、こ
こに通常のスパッタリング法により厚さ１．０μｍのＡ
Ｑ−３ｉを堆積後通常の写真食刻法とＲＩＥ法によっ
て所定のパターンをもつ第１配線層（３）を形成する。
た半導体基板（１）表面には熱酸化層（２）を設け、こ
こに通常のスパッタリング法により厚さ１．０μｍのＡ
Ｑ−３ｉを堆積後通常の写真食刻法とＲＩＥ法によっ
て所定のパターンをもつ第１配線層（３）を形成する。
次に、プラズマＣＶＤ法によって厚さ１．５μｍのＰ−
３ｉＮ（４）層を堆積後ことにフォトレジストを塗布し
ＲＩＥ法によるレジストエッチバック法により半導体基
板（１）表面を平坦化する。フォトレジスト層除去後こ
こに再度Ｐ−３ｉＮ（５）層を厚さ１．０μｍ堆積して
第１図（ａ）に示すように極めて平坦な層間絶縁物層が
得られるが、このＰ−５ｉＮ （５）層を以後第１の絶
縁層と記載すると共に、この第１の絶縁層を保持する第
１配線層（３）、半導体基板（１）及びＰ−３ｉＮ層（
４）（５）を総称して支持体と記載する。
３ｉＮ（４）層を堆積後ことにフォトレジストを塗布し
ＲＩＥ法によるレジストエッチバック法により半導体基
板（１）表面を平坦化する。フォトレジスト層除去後こ
こに再度Ｐ−３ｉＮ（５）層を厚さ１．０μｍ堆積して
第１図（ａ）に示すように極めて平坦な層間絶縁物層が
得られるが、このＰ−５ｉＮ （５）層を以後第１の絶
縁層と記載すると共に、この第１の絶縁層を保持する第
１配線層（３）、半導体基板（１）及びＰ−３ｉＮ層（
４）（５）を総称して支持体と記載する。
次いで、この第１の絶縁層との食刻選択性が太き・いポ
リイミド層（６）を厚さ０．５μｍ位被着するがこの層
を第３のマスクと以後記載する。更に第１の絶縁層（５
）と同一の条件で食刻可能な第２のマスク（７）として
０．４μｍ位の厚さをもつＰ−３ｉＮ層を積層し１次に
第１のマスク（８）として厚さ１．２μｍ程度のポジレ
ジスト層を隣接して被着後、このレジスト層に対する異
方性エツチングによって所定のスルーホールパターン（
１１）を形成し、これを第２マスク（７）及び第３マス
ク（６）に転写すると第１の絶縁Ｍ（５）の表面部分が
露出する。
リイミド層（６）を厚さ０．５μｍ位被着するがこの層
を第３のマスクと以後記載する。更に第１の絶縁層（５
）と同一の条件で食刻可能な第２のマスク（７）として
０．４μｍ位の厚さをもつＰ−３ｉＮ層を積層し１次に
第１のマスク（８）として厚さ１．２μｍ程度のポジレ
ジスト層を隣接して被着後、このレジスト層に対する異
方性エツチングによって所定のスルーホールパターン（
１１）を形成し、これを第２マスク（７）及び第３マス
ク（６）に転写すると第１の絶縁Ｍ（５）の表面部分が
露出する。
更に、この第１〜第３マスクを通してＲＩＥ法［ＣＦａ
／Ｈ２＝ ３０／１０ ＳＣＣＭ、２．ＯＰａ（パスカ
ル： １ｔｏｒｒｚ１３．ｚパスカル）、 ６００υ〕
によって第１の絶縁層（５）表面部分を異方性食刻して
前記スルーホールパターンを転写する。この際第１の絶
縁層（５）が０．３μｍの厚さだけ食刻し、更に等方性
の高い０２ＲＩＥ、条件０゜＝ ５０ＳＣＣＭ、 ２５
Ｐａ、 １００Ｉ１１で第１マスク（８）であるポジレ
ジストを除去すると同時に第３マスク（６）を構成する
ポリイミド層を０．８μｍサイドエツチングして第２マ
スク（７）であるＰ−８ｉＮ層にヒサシ（９）を第１図
（Ｃ）に示すように設ける。
／Ｈ２＝ ３０／１０ ＳＣＣＭ、２．ＯＰａ（パスカ
ル： １ｔｏｒｒｚ１３．ｚパスカル）、 ６００υ〕
によって第１の絶縁層（５）表面部分を異方性食刻して
前記スルーホールパターンを転写する。この際第１の絶
縁層（５）が０．３μｍの厚さだけ食刻し、更に等方性
の高い０２ＲＩＥ、条件０゜＝ ５０ＳＣＣＭ、 ２５
Ｐａ、 １００Ｉ１１で第１マスク（８）であるポジレ
ジストを除去すると同時に第３マスク（６）を構成する
ポリイミド層を０．８μｍサイドエツチングして第２マ
スク（７）であるＰ−８ｉＮ層にヒサシ（９）を第１図
（Ｃ）に示すように設ける。
引続いて、ＲＩＥ、条件ＣＦ３／Ｈ２＝ ３０／ＩＯ３
ＣＣＭ。
ＣＣＭ。
２、ＯＰａ、 ６００１１で異方性食刻するとヒサシ（
９）に対向する第１の絶縁層（５）はマスク（７）の食
刻完了後に食刻される。この事例では第２マスク（２）
と第１の絶縁層（５）が同一材料であるため、この第１
の絶縁層（５）のエツチングはスルーホールパターン深
さ０．７μｍから開始される。即ち、第１の絶縁層（５
）にはすでに深さ０．３μｍのスルーホールパターンが
形成されており、厚さ０．４μｍの第２マスクが食刻し
終った時点、このスルーホールパターンの深さ０．７μ
ｍとなった時期からこのスルーホールパターン周囲に位
置しかつヒサシに対向する第１の絶縁層（５）の食刻が
開始される。このスルーホールパターンは第１の配線層
（３）に到達するジャストエツチング後２０％のサイド
エツチングによって周囲に段部（１０）を形成した。最
後に第３マスク（６）を除去し、公知のスパッタリング
法によってスルーホールパターン（１１）及び段部（１
０）に１．０μｍ厚さのＡ ｎ−３ｉ層を堆積し、更に
通常のリングラフィ法及びＲＩＥ法によって所定のパタ
ーンをもつ第２配線層（１２）を完成する。
９）に対向する第１の絶縁層（５）はマスク（７）の食
刻完了後に食刻される。この事例では第２マスク（２）
と第１の絶縁層（５）が同一材料であるため、この第１
の絶縁層（５）のエツチングはスルーホールパターン深
さ０．７μｍから開始される。即ち、第１の絶縁層（５
）にはすでに深さ０．３μｍのスルーホールパターンが
形成されており、厚さ０．４μｍの第２マスクが食刻し
終った時点、このスルーホールパターンの深さ０．７μ
ｍとなった時期からこのスルーホールパターン周囲に位
置しかつヒサシに対向する第１の絶縁層（５）の食刻が
開始される。このスルーホールパターンは第１の配線層
（３）に到達するジャストエツチング後２０％のサイド
エツチングによって周囲に段部（１０）を形成した。最
後に第３マスク（６）を除去し、公知のスパッタリング
法によってスルーホールパターン（１１）及び段部（１
０）に１．０μｍ厚さのＡ ｎ−３ｉ層を堆積し、更に
通常のリングラフィ法及びＲＩＥ法によって所定のパタ
ーンをもつ第２配線層（１２）を完成する。
尚第２マスクとしてはＰ−５ｉＮを本実施例で採用した
が、スルーホールパターン周囲に段差を設けるためにこ
の周囲に存在する第１の絶縁層の食刻速度を遅らせる機
能を発揮できる材料であれば適用可能であるし、２層を
超える配線にも採用しうろことは言うまでもない。即ち
、同様な工程の繰返しによって得られる。
が、スルーホールパターン周囲に段差を設けるためにこ
の周囲に存在する第１の絶縁層の食刻速度を遅らせる機
能を発揮できる材料であれば適用可能であるし、２層を
超える配線にも採用しうろことは言うまでもない。即ち
、同様な工程の繰返しによって得られる。
一８＝
更に、第３のマスクとして適用したポリイミドの外に、
第２マスクの形成に支障がなく、スルーホールのヒサシ
の幅を決めるために第１の絶縁層ならびに第２のマスク
と選択的にサイドエツチング可能な材料を使用しても良
い。
第２マスクの形成に支障がなく、スルーホールのヒサシ
の幅を決めるために第１の絶縁層ならびに第２のマスク
と選択的にサイドエツチング可能な材料を使用しても良
い。
第１のマスクは第３のマスクをサイドエツチングする際
全面除去しているがスルーホール周辺の必要部分だけ除
去しても勿論差支えない。ヒサシの段差や幅は第２層目
の配線のカバレージが良好であるならばそれぞれ０．５
μｍ、０．８μｍでなくても良く、第２のマスクの厚さ
と第１の絶縁層のエツチング選択比、第３のマスクのサ
イドエツチング量で調整しても差支えない。前述の実施
例はスルーホールの形成を例示したが同様な工程で半導
体基板と第１層目の配線層の導通即ちコンタクトホール
形成にも適用可能である。
全面除去しているがスルーホール周辺の必要部分だけ除
去しても勿論差支えない。ヒサシの段差や幅は第２層目
の配線のカバレージが良好であるならばそれぞれ０．５
μｍ、０．８μｍでなくても良く、第２のマスクの厚さ
と第１の絶縁層のエツチング選択比、第３のマスクのサ
イドエツチング量で調整しても差支えない。前述の実施
例はスルーホールの形成を例示したが同様な工程で半導
体基板と第１層目の配線層の導通即ちコンタクトホール
形成にも適用可能である。
本発明では開孔する第１の絶縁層に第１〜第３マスクを
積層配置して食刻後自己整合的に階段状の段差をもつス
ルーホールを形成する点に特徴がある。従って第２配線
層のカバレージが改善され第１図（ｅ）に示すように段
差部における配線ＪＥＩ（１２）の膜厚は、フィールド
部分のそれの６０〜ｂ例の２．０〜５．３倍となり、動
作電流の集中等によって発生するエレクトロマイグレイ
ジョンに対する耐性が極めて高い。従って断線による事
故は殆んど起らない。スルーホールパターンの形成に当
ってはレジストを後退させてテーパを作る必要がないの
で第１図（、）に示したように食刻寸法のバラツキは従
来例の３５〜４０％程度に減少した。具体的には厚さ１
．０μｍの絶縁膜で片側２σで０．１７〜０．２０μｍ
となりスルーホールパターンの微細化が容易に実現され
る。更に、３層のマスクを適用しているので、フォトレ
ジスト膜厚は従来の１．５〜２．５μｍから０．８〜１
．１μｍと薄くできるので、従来より微細なスルーホー
ルパターンが達成される。
積層配置して食刻後自己整合的に階段状の段差をもつス
ルーホールを形成する点に特徴がある。従って第２配線
層のカバレージが改善され第１図（ｅ）に示すように段
差部における配線ＪＥＩ（１２）の膜厚は、フィールド
部分のそれの６０〜ｂ例の２．０〜５．３倍となり、動
作電流の集中等によって発生するエレクトロマイグレイ
ジョンに対する耐性が極めて高い。従って断線による事
故は殆んど起らない。スルーホールパターンの形成に当
ってはレジストを後退させてテーパを作る必要がないの
で第１図（、）に示したように食刻寸法のバラツキは従
来例の３５〜４０％程度に減少した。具体的には厚さ１
．０μｍの絶縁膜で片側２σで０．１７〜０．２０μｍ
となりスルーホールパターンの微細化が容易に実現され
る。更に、３層のマスクを適用しているので、フォトレ
ジスト膜厚は従来の１．５〜２．５μｍから０．８〜１
．１μｍと薄くできるので、従来より微細なスルーホー
ルパターンが達成される。
第１図（ａ）〜（ｅ）は本発明に係る実施例の工程毎の
断面図、第２図（、）〜（ｅ）は従来方法における工程
毎断面図である。
断面図、第２図（、）〜（ｅ）は従来方法における工程
毎断面図である。
Claims (1)
- 平坦な表面をもつ支持体に第１の絶縁層を被着し、ここ
に異種絶縁層からなる第１マスクならびに第１の絶縁層
と同様に食刻可能な第２マスクを積層配置し、この積層
体に転写して得られる前記第１の絶縁層表面部分も食刻
し、前記第１マスクを選択的に等方性食刻して前記レジ
ストを除去し、この食刻工程と同時もしくは別工程によ
り前記第２マスクにヒサシを設け、次いでこのヒサシに
異方性食刻を施して前記第１の絶縁層に形成した転写パ
ターン周囲に前記ヒサシに対応する段差を設け、転写し
た前記パターンを前記支持体と連通後前記マスクを除去
し、この段差をもつ連通孔に導電性金属層を被着するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17699185A JPS6237945A (ja) | 1985-08-13 | 1985-08-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17699185A JPS6237945A (ja) | 1985-08-13 | 1985-08-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6237945A true JPS6237945A (ja) | 1987-02-18 |
Family
ID=16023271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17699185A Pending JPS6237945A (ja) | 1985-08-13 | 1985-08-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6237945A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104425A (ja) * | 1986-10-09 | 1988-05-09 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | バイアの形成方法 |
-
1985
- 1985-08-13 JP JP17699185A patent/JPS6237945A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104425A (ja) * | 1986-10-09 | 1988-05-09 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | バイアの形成方法 |
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