JPH04280457A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH04280457A JPH04280457A JP3043392A JP4339291A JPH04280457A JP H04280457 A JPH04280457 A JP H04280457A JP 3043392 A JP3043392 A JP 3043392A JP 4339291 A JP4339291 A JP 4339291A JP H04280457 A JPH04280457 A JP H04280457A
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- semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特に、半導体素子との導電接続を行うための構成および
この構成を備える半導体装置の製造方法に関する。
特に、半導体素子との導電接続を行うための構成および
この構成を備える半導体装置の製造方法に関する。
【０００２】
【従来の技術】図３（ａ） は従来の半導体装置の断面
を例示したもので、その製造方法の１例を説明すると、
半導体素子の形成されたシリコン基板１１上に絶縁膜１
２を形成した後、この絶縁膜上にフォトリソグラフ工程
によってレジスト膜を堆積し、このレジスト膜をマスク
としてエッチングによってコンタクト孔１３を形成した
後にレジスト膜を除去する。
を例示したもので、その製造方法の１例を説明すると、
半導体素子の形成されたシリコン基板１１上に絶縁膜１
２を形成した後、この絶縁膜上にフォトリソグラフ工程
によってレジスト膜を堆積し、このレジスト膜をマスク
としてエッチングによってコンタクト孔１３を形成した
後にレジスト膜を除去する。
【０００３】なお、本願の明細書において「半導体基板
」あるいは「シリコン基板」とは、シリコン基盤などの
半導体基盤に半導体素子を形成した状態、あるいは半導
体素子が形成された半導体基板上に絶縁膜などを堆積し
た状態などの、製造過程の状態ある半導体装置をいう。
」あるいは「シリコン基板」とは、シリコン基盤などの
半導体基盤に半導体素子を形成した状態、あるいは半導
体素子が形成された半導体基板上に絶縁膜などを堆積し
た状態などの、製造過程の状態ある半導体装置をいう。
【０００４】次に、例えばシリコン１％を含有するアル
ミ−シリコン合金膜を導電性膜１４としてスパッタ法に
より堆積するが、このときコンタクト孔１３内にもこの
アルミ−シリコン合金膜が堆積することを利用し、熱処
理によってこのアルミ−シリコン合金膜を介して導電性
膜１４と前記シリコン基板１１上の半導体素子との電気
的接続を行う。
ミ−シリコン合金膜を導電性膜１４としてスパッタ法に
より堆積するが、このときコンタクト孔１３内にもこの
アルミ−シリコン合金膜が堆積することを利用し、熱処
理によってこのアルミ−シリコン合金膜を介して導電性
膜１４と前記シリコン基板１１上の半導体素子との電気
的接続を行う。
【０００５】その後、上記導電性膜１４上にフォトリソ
グラフ工程によりレジスト膜を塗布して、このレジスト
膜をマスクとして導電性膜１４をエッチングして不必要
な部を除去してから上記レジスト膜を除去することによ
り所要の配線パターンを有する導電性膜を形成する。
グラフ工程によりレジスト膜を塗布して、このレジスト
膜をマスクとして導電性膜１４をエッチングして不必要
な部を除去してから上記レジスト膜を除去することによ
り所要の配線パターンを有する導電性膜を形成する。
【０００６】
【発明が解決しようとする課題】しかしながら、半導体
装置の微細化に伴って配線の段差（アスベクト比）が著
しく増加しており、コンタクト孔１３内に堆積するアル
ミ−シリコン合金膜の量が充分でないために図２（ａ）
に１５で示したように薄肉な部分が生じて抵抗が増加
することがあり、これが著しいときには図２（ｂ） に
１６で示したようにアルミ−シリコン合金膜が切れてし
まって半導体素子への電気的な接続が行われないことが
あった。
装置の微細化に伴って配線の段差（アスベクト比）が著
しく増加しており、コンタクト孔１３内に堆積するアル
ミ−シリコン合金膜の量が充分でないために図２（ａ）
に１５で示したように薄肉な部分が生じて抵抗が増加
することがあり、これが著しいときには図２（ｂ） に
１６で示したようにアルミ−シリコン合金膜が切れてし
まって半導体素子への電気的な接続が行われないことが
あった。
【０００７】この問題を解決するための従来の方法とし
ては、コンタクト孔形成時にコンタクト孔上部を等方性
エッチングにより削るラウンドエッチングやコンタクト
孔に金属性のサイドウォールを形成するなどの手段が検
討されているが、いずれの方法においてもコンタクト孔
内の導電材料は絶縁層上部の導電性膜の堆積と同時に形
成されるものであるから、アルミシリコン合金などの導
電材料のステップカバリッジ（埋め込み性）の限界によ
って微細化の限界が左右されるので、今後の微細化によ
るアスペクト比の増大を考慮すれば不充分である。
ては、コンタクト孔形成時にコンタクト孔上部を等方性
エッチングにより削るラウンドエッチングやコンタクト
孔に金属性のサイドウォールを形成するなどの手段が検
討されているが、いずれの方法においてもコンタクト孔
内の導電材料は絶縁層上部の導電性膜の堆積と同時に形
成されるものであるから、アルミシリコン合金などの導
電材料のステップカバリッジ（埋め込み性）の限界によ
って微細化の限界が左右されるので、今後の微細化によ
るアスペクト比の増大を考慮すれば不充分である。
【０００８】また、コンタクト孔内に選択的にタングス
テンなどの金属を堆積する方法も検討されているが、金
属の選択的堆積反応の制御が難しいことなどから選択性
のある金属の成膜技術を開発する必要がある。
テンなどの金属を堆積する方法も検討されているが、金
属の選択的堆積反応の制御が難しいことなどから選択性
のある金属の成膜技術を開発する必要がある。
【０００９】本発明は、今後さらに微細化することが予
想されている半導体装置におけるコンタクト孔のアスペ
クト比の増大にも適用でき、現用されている合金堆積技
術を用いて実施可能な、コンタクト孔内における合金膜
の断線や薄膜化によるコンタクト抵抗の増大を生ぜずに
半導体素子と配線層との導電接続を得るようにした半導
体装置の製造方法を提供することを目的とする。
想されている半導体装置におけるコンタクト孔のアスペ
クト比の増大にも適用でき、現用されている合金堆積技
術を用いて実施可能な、コンタクト孔内における合金膜
の断線や薄膜化によるコンタクト抵抗の増大を生ぜずに
半導体素子と配線層との導電接続を得るようにした半導
体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】半導体装置において、半
導体基板に接する第１コンタクトパッドと、このコンタ
クトパッドより大きい断面積を有するとともにこのコン
タクトパッドと所望の配線パターンを有する導電膜との
間を構造的かつ電気的に接続するように設けられた第２
コンタクトパッドとを設けた。
導体基板に接する第１コンタクトパッドと、このコンタ
クトパッドより大きい断面積を有するとともにこのコン
タクトパッドと所望の配線パターンを有する導電膜との
間を構造的かつ電気的に接続するように設けられた第２
コンタクトパッドとを設けた。
【００１１】また、上記のような半導体装置を製造する
１つの方法として、半導体素子が形成された半導体基板
上に第１コンタクトパッドを設ける工程と、この第１コ
ンタクトパッドの一部が露出するように第１層間膜を設
ける工程と、この第１コンタクトパッドよりも断面積が
大きくかつこの第１コンタクトパッドと電気的に接続さ
れた第２コンタクトパッドを上記露出した第１コンタク
トパッド上に設ける工程と、この第２コンタクトパッド
の一部が露出するように第２層間膜を設ける工程と、所
望の配線パターンを有する導電膜をこの第２コンタクト
パッドと第２層間膜との上面に設ける工程とを含ませる
ことができる。
１つの方法として、半導体素子が形成された半導体基板
上に第１コンタクトパッドを設ける工程と、この第１コ
ンタクトパッドの一部が露出するように第１層間膜を設
ける工程と、この第１コンタクトパッドよりも断面積が
大きくかつこの第１コンタクトパッドと電気的に接続さ
れた第２コンタクトパッドを上記露出した第１コンタク
トパッド上に設ける工程と、この第２コンタクトパッド
の一部が露出するように第２層間膜を設ける工程と、所
望の配線パターンを有する導電膜をこの第２コンタクト
パッドと第２層間膜との上面に設ける工程とを含ませる
ことができる。
【００１２】
【作用】図１は本発明による半導体装置の断面を概念的
に示した図であって、半導体基盤Ｓ上に半導体素子ある
いはその上面に設けられた絶縁膜Ｉを含む半導体基板Ｂ
と所望の配線パターンを有する導電膜Ｃとの間を、第１
のコンタクトパッドＰ１ およびこのコンタクトパッド
Ｐ１ より大きい断面積を有するとともにこのコンタク
トパッドＰ１ と構造的・電気的に接続されている第２
のコンタクトパッドＰ２ とで接続するようにした。な
お、図１の左側には半導体基板Ｂに設けられている半導
体素子などと直接電気的な接続を行う場合を、また、そ
の右側には例えばＭＯＳゲート電極のように絶縁膜Ｉを
介して半導体素子と結合する場合の状態をそれぞれ示し
てある。
に示した図であって、半導体基盤Ｓ上に半導体素子ある
いはその上面に設けられた絶縁膜Ｉを含む半導体基板Ｂ
と所望の配線パターンを有する導電膜Ｃとの間を、第１
のコンタクトパッドＰ１ およびこのコンタクトパッド
Ｐ１ より大きい断面積を有するとともにこのコンタク
トパッドＰ１ と構造的・電気的に接続されている第２
のコンタクトパッドＰ２ とで接続するようにした。な
お、図１の左側には半導体基板Ｂに設けられている半導
体素子などと直接電気的な接続を行う場合を、また、そ
の右側には例えばＭＯＳゲート電極のように絶縁膜Ｉを
介して半導体素子と結合する場合の状態をそれぞれ示し
てある。
【００１３】これによって、半導体基板Ｂに接している
第１層間膜Ｍ１ における第１コンタクトパッドＰ１
の開口ｗ１ の径はその上部に設けられている第２層間
膜Ｍ２ の開口ｗ２ よりも小さいため、これらコンタ
クトパッドＰ１，Ｐ２ による合成アスペクト比はｗ２
／ｈとなり、第２コンタクトパッドＰ２ を設けない
場合のアスペクト比ｗ２ ／ｈよりも小さくすることが
でき、さらに、この合成アスペクト比を任意に選択する
ことができる。
第１層間膜Ｍ１ における第１コンタクトパッドＰ１
の開口ｗ１ の径はその上部に設けられている第２層間
膜Ｍ２ の開口ｗ２ よりも小さいため、これらコンタ
クトパッドＰ１，Ｐ２ による合成アスペクト比はｗ２
／ｈとなり、第２コンタクトパッドＰ２ を設けない
場合のアスペクト比ｗ２ ／ｈよりも小さくすることが
でき、さらに、この合成アスペクト比を任意に選択する
ことができる。
【００１４】また、本発明による半導体装置の製造方法
によれば、前記第１コンタクトパッドＰ１ および第２
コンタクトパッドＰ２ を層間膜Ｍ１，Ｍ２ の形成前
にそれぞれ独立に形成するようにしたので、例えばアル
ミ−シリコン合金についてのような従来の合金堆積技術
を用いて、微細化にともなう導電接続孔のアスペクト比
の増大があっても断線や薄膜化による抵抗の増大を生じ
ることなく導電接続孔内の導電接続を達成することがで
きるばかりでなく、さらにゲートポリシリコンとシリコ
ン基板との間などの表面に大きな段差を持つ半導体素子
についてもその表面の平坦化を実現し得るので、半導体
装置の歩留まりを高めることができる。
によれば、前記第１コンタクトパッドＰ１ および第２
コンタクトパッドＰ２ を層間膜Ｍ１，Ｍ２ の形成前
にそれぞれ独立に形成するようにしたので、例えばアル
ミ−シリコン合金についてのような従来の合金堆積技術
を用いて、微細化にともなう導電接続孔のアスペクト比
の増大があっても断線や薄膜化による抵抗の増大を生じ
ることなく導電接続孔内の導電接続を達成することがで
きるばかりでなく、さらにゲートポリシリコンとシリコ
ン基板との間などの表面に大きな段差を持つ半導体素子
についてもその表面の平坦化を実現し得るので、半導体
装置の歩留まりを高めることができる。
【００１５】
【実施例】図２は本発明の半導体装置の製造方法の一実
施例による半導体装置の製造工程を断面図によって順次
模式的に示したものでる。
施例による半導体装置の製造工程を断面図によって順次
模式的に示したものでる。
【００１６】半導体素子の形成されたシリコン基板１上
に選択的に絶縁膜２を形成した後、第一の導電性膜とし
てアルミ−シリコン合金膜をスパッタ法により堆積し、
この第一の導電性膜上にフォトリソ工程によりレジスト
膜４を形成して異方性エッチングすることにより、図２
（ａ） に示すように、第１コンタクトパッド３を形成
して、その後上記レジスト膜４を除去する。
に選択的に絶縁膜２を形成した後、第一の導電性膜とし
てアルミ−シリコン合金膜をスパッタ法により堆積し、
この第一の導電性膜上にフォトリソ工程によりレジスト
膜４を形成して異方性エッチングすることにより、図２
（ａ） に示すように、第１コンタクトパッド３を形成
して、その後上記レジスト膜４を除去する。
【００１７】次いで、上記絶縁膜２および第１導電膜３
上にＰ−ＣＶＤ法によりＳｉＯ２膜５１ を ２，００
０Å堆積し、さらにこのＳｉＯ２膜上にＳＯＧ（ｓｐｉ
ｎ ｏｎ ｇｌａｓｓ） 膜５２を ５，０００Å堆積
してから、窒素雰囲気下で４２０℃にて熱処理を行い、
その後、異方性エッチングによりエッチバックして表面
を平坦化してから再びＰ−ＣＶＤ法によりＳｉＯ２膜５
３ を ２，０００Å堆積することによって、図２（ｂ
） に示すように、第１層間膜５を形成する。
上にＰ−ＣＶＤ法によりＳｉＯ２膜５１ を ２，００
０Å堆積し、さらにこのＳｉＯ２膜上にＳＯＧ（ｓｐｉ
ｎ ｏｎ ｇｌａｓｓ） 膜５２を ５，０００Å堆積
してから、窒素雰囲気下で４２０℃にて熱処理を行い、
その後、異方性エッチングによりエッチバックして表面
を平坦化してから再びＰ−ＣＶＤ法によりＳｉＯ２膜５
３ を ２，０００Å堆積することによって、図２（ｂ
） に示すように、第１層間膜５を形成する。
【００１８】次に、この第１層間膜５上にフォトリソ工
程によりレジスト膜を形成してから異方性エッチングを
行うことにより、図２（ｃ） に示すように、第１コン
タクトパッド３の一部が露出したコンタクト孔６を形成
する。
程によりレジスト膜を形成してから異方性エッチングを
行うことにより、図２（ｃ） に示すように、第１コン
タクトパッド３の一部が露出したコンタクト孔６を形成
する。
【００１９】次に上記コンタクト孔６を有する第１層間
膜５および露出した第１コンタクトパッド３上にアルミ
−シリコン合金膜をスパッタリング法により堆積し、熱
処理を行って第１コンタクトパッド３との電気的導通を
とった後、フォトリソ工程によってレジスト膜を形成し
てから異方性エッチングすることにより、コンタクト孔
５上に、図２（ｄ） に示すように、第２コンタクトパ
ッド７を形成する。
膜５および露出した第１コンタクトパッド３上にアルミ
−シリコン合金膜をスパッタリング法により堆積し、熱
処理を行って第１コンタクトパッド３との電気的導通を
とった後、フォトリソ工程によってレジスト膜を形成し
てから異方性エッチングすることにより、コンタクト孔
５上に、図２（ｄ） に示すように、第２コンタクトパ
ッド７を形成する。
【００２０】次いで上記レジスト膜を除去したのち、コ
ンタクトパッド６の一部が露出した前記第１層間膜３上
にＰ−ＣＶＤ法によりＳｉＯ２膜８１ を ２，０００
Å、次いで ５，０００ÅのＳＯＧ膜８２を順次堆積し
、窒素雰囲気下４２０℃にて熱処理し、その後、異方性
エッチングによりコンタクトパッド６の一部が露出する
までエッチバックエッチバックして平坦化し、その後、
Ｐ−ＣＶＤ法によりＳｉＯ２膜８３ を ２，０００Å
堆積して、図２（ｅ） に示すように、第２層間膜８を
形成する。
ンタクトパッド６の一部が露出した前記第１層間膜３上
にＰ−ＣＶＤ法によりＳｉＯ２膜８１ を ２，０００
Å、次いで ５，０００ÅのＳＯＧ膜８２を順次堆積し
、窒素雰囲気下４２０℃にて熱処理し、その後、異方性
エッチングによりコンタクトパッド６の一部が露出する
までエッチバックエッチバックして平坦化し、その後、
Ｐ−ＣＶＤ法によりＳｉＯ２膜８３ を ２，０００Å
堆積して、図２（ｅ） に示すように、第２層間膜８を
形成する。
【００２１】その後、第２コンタクトパッド７の一部が
露出した第２層間膜８上にアルミ−シリコン合金膜を堆
積し熱処理を行ってこの第２コンタクトパッド７との導
通を確保してから、このアルミ−シリコン合金膜上にフ
ォトリソ工程により配線パターンを定めるマスクとして
機能するレジスト膜を形成し、このマスクを用いて異方
性エッチングした後、このレジスト膜を除去することに
より、図１に示した、所要の配線パターンを有する第２
導電膜Ｃを形成する。
露出した第２層間膜８上にアルミ−シリコン合金膜を堆
積し熱処理を行ってこの第２コンタクトパッド７との導
通を確保してから、このアルミ−シリコン合金膜上にフ
ォトリソ工程により配線パターンを定めるマスクとして
機能するレジスト膜を形成し、このマスクを用いて異方
性エッチングした後、このレジスト膜を除去することに
より、図１に示した、所要の配線パターンを有する第２
導電膜Ｃを形成する。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
コンタクトパッドのコンタクト孔のアスペクト比を任意
に小さく抑えることが出来るため、既存の導電性膜、絶
縁膜の形成技術を用いながら、コンタクト不良を大幅に
抑えつつ、コンタクト素子の小さな（半導体装置完成時
のコンタクトのアスペクト比の大きな）コンタクトも形
成できるため、半導体装置の微細化を促進させることが
できるのみならず、歩留まりをも向上させるため、その
実用効果は大きい。
コンタクトパッドのコンタクト孔のアスペクト比を任意
に小さく抑えることが出来るため、既存の導電性膜、絶
縁膜の形成技術を用いながら、コンタクト不良を大幅に
抑えつつ、コンタクト素子の小さな（半導体装置完成時
のコンタクトのアスペクト比の大きな）コンタクトも形
成できるため、半導体装置の微細化を促進させることが
できるのみならず、歩留まりをも向上させるため、その
実用効果は大きい。
【図１】本発明の一実施例による半導体装置を示す断面
図である。
図である。
【図２】本発明の実施例の製造方法を順次示す側断面図
である。
である。
【図３】従来の半導体装置を示す側断面図である。
Ｓ 半導体素子が形成された半導体基盤
Ｂ，１ 半導体基板 Ｉ，２ 絶縁膜 Ｃ 所要の配線パターンを有する導電性
膜Ｐ１，３ 第１コンタクトパッドＭ１，５
第１層間膜 Ｐ２，７ 第２コンタクトパッドＭ２，８
第２層間膜 ４ レジスト ５１，８１ ＳｉＯ２膜 ５２，８２ ＳＯＧ膜 ５３，８３ ＳｉＯ２膜
Ｂ，１ 半導体基板 Ｉ，２ 絶縁膜 Ｃ 所要の配線パターンを有する導電性
膜Ｐ１，３ 第１コンタクトパッドＭ１，５
第１層間膜 Ｐ２，７ 第２コンタクトパッドＭ２，８
第２層間膜 ４ レジスト ５１，８１ ＳｉＯ２膜 ５２，８２ ＳＯＧ膜 ５３，８３ ＳｉＯ２膜
Claims (2)
- 【請求項１】 半導体基板に接する第１コンタクトパ
ッドと、このコンタクトパッドより大きい断面積を有す
るとともにこのコンタクトパッドと所望の配線パターン
を有する導電膜との間を構造的かつ電気的に接続するよ
うに設けられた第２コンタクトパッドとを有することを
特徴とする半導体装置。 - 【請求項２】 半導体素子が形成された半導体基板上
に第１コンタクトパッドを設ける工程と、この第１コン
タクトパッドの一部が露出するように第１層間膜を設け
る工程と、この第１コンタクトパッドよりも断面積が大
きくかつこの第１コンタクトパッドと電気的に接続され
た第２コンタクトパッドを上記露出した第１コンタクト
パッド上に設ける工程と、この第２コンタクトパッドの
一部が露出するように第２層間膜を設ける工程と、所望
の配線パターンを有する導電膜をこの第２コンタクトパ
ッドと第２層間膜との上面に設ける工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043392A JPH04280457A (ja) | 1991-03-08 | 1991-03-08 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043392A JPH04280457A (ja) | 1991-03-08 | 1991-03-08 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04280457A true JPH04280457A (ja) | 1992-10-06 |
Family
ID=12662521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3043392A Pending JPH04280457A (ja) | 1991-03-08 | 1991-03-08 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04280457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894170A (en) * | 1996-08-29 | 1999-04-13 | Nec Corporation | Wiring layer in semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61133648A (ja) * | 1984-11-29 | 1986-06-20 | テキサス インスツルメンツ インコーポレイテツド | 半導体装置の製造方法 |
| JPS61245551A (ja) * | 1985-04-23 | 1986-10-31 | Fujitsu Ltd | 半導体集積回路 |
| JPH0218935A (ja) * | 1988-07-07 | 1990-01-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH03116852A (ja) * | 1989-09-29 | 1991-05-17 | Nec Corp | 半導体装置 |
-
1991
- 1991-03-08 JP JP3043392A patent/JPH04280457A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61133648A (ja) * | 1984-11-29 | 1986-06-20 | テキサス インスツルメンツ インコーポレイテツド | 半導体装置の製造方法 |
| JPS61245551A (ja) * | 1985-04-23 | 1986-10-31 | Fujitsu Ltd | 半導体集積回路 |
| JPH0218935A (ja) * | 1988-07-07 | 1990-01-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH03116852A (ja) * | 1989-09-29 | 1991-05-17 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894170A (en) * | 1996-08-29 | 1999-04-13 | Nec Corporation | Wiring layer in semiconductor device |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970318 |