JPS6242442A - ダイナミツクｒａｍ半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はダイナミック・ＲＡＭ　（ランダムアクセスメ
モリ）半導体装置及びその製造方法に関するものである
。

（従来の技術） 従来、ダイナミックＲＡＭ半導体装置は、例えば、１９
８５．ＩＥＥＥ、Ｉｎｔｅｒｎａｔｉｏｎａｌ　５ｏｌ
ｉｄ−５ｔａｔｅ　Ｃ１ｒ−ｃｕｉｔ　　Ｃｏｎｆｅｒ
ｅｎｃｅ、Ｐ２４０．　　　’Ａ　　９０ｎｓ　　ＩＭ
ｂ　　　ＤＲＡＭｗｉｔｈ　Ｍｕｌｔｉ−Ｂｉｔ　Ｔｅ
５ｔ　ＭｏｄｅｊＩＳＳＣＣ，に示されるものがあり、
１個の情報セル（以下、セルという）は１個のキャパシ
タ（容量）と１個のアクセストランジスタから構成され
ている。信号はキャパシタに電荷として蓄積され、その
容量が大きいほど、セルとしては効果的である。従来型
のセルはそのセル−セル間に分離領域が必要であり、セ
ルの構成としては分離領域、キャパシタ、拡散層、アク
セストランジスタ、拡散層（データ線）のような構成を
とっていた。

（発明が解決しようとする問題点） しかしながら、上記構成の装置では、セル間の分離に難
があり、かつ、キャパシタ部が分離領域の形成により大
きくできないため容量として大きい値を得ることができ
ないという問題があった。

また、記憶装置の大容量化に伴いセルを縮小化する場合
、信号電荷量が小さいため縮小化できないという問題が
あった。

本発明は、上記問題点を除去し、小さいセル面積である
にもかかわらず、セル間の分離を確実にすると共にキャ
パシタ部を広げることができ、大容量化が可能なダイナ
ミックＲＡＭ半導体装置とその製造方法を提供すること
を目的とする。

（問題点を解決するための手段） 本発明は、上記問題点を解決するために、半導体基板に
細い溝を形成したトランジスタ間の第１の分ＭＳＭ域と
それより広い溝を形成したキャパシタ間の第２の分離領
域とを設け、その第２の分離領域の側壁部に容量部を延
設するようにしたものである。

また、それらの異なる種類の分離領域を半導体基板の溝
幅を細く変化させることによって同時に形成することが
できるようにしたものである。

（作用） 本発明によれば、半導体基板に細い溝を形成したトラン
ジスタ間の第１の分ＭＳＸ域とそれより広い溝を形成し
たキャパシタ間の第２の分離領域とを設け、この第２の
分Ｈ’６Ｍ域に更にキャパシタ部を付加できるようにし
たので、該分ＮＳＩ域が工夫され、有効に利用されるこ
とになり、セル面積を増加させることなくセル間の分離
を確実にすると共に容量の増強を図ることができる。

（実施例） 以下、本発明の実施例について図面を参照しながら詳細
に説明する。

第１図及び第２図は本発明に係るダイナミックＲＡＭ半
導体装置の構成図であり、第１図はその平面図、第２図
（ａ）は第１図のａ−ａ’線断面図、第２図（ｂ）はｂ
−ｂ　’線断面図である。

図に示されるように、半導体基板１上に形成されるトラ
ンジスタ・キャパシタ領域（以下、アクティブ領域）２
は島状になっていて狭い溝幅Ｗ１を存する第１の分離領
域３及び広い溝幅Ｗアを有する第２の分離領域４によっ
て分離されている。

キャパシタ部はアクティブ領域２がプレート電極５　（
ｃの部分が抜かれた箇所に存在する）によって覆われた
部分へとその側壁Ａ′によって形成されており、信号電
荷を蓄積するようになっている。そして、この信号はト
ランスファゲート６を介してデータ線のコンタクト７へ
出力されるようになっている。

次に、この装置の断面図に基づいて本発明の特徴点につ
いて説明すると、第２図（ａ）に示されるように、キャ
パシタ部Ａ、Ａ’はプレート電極５と基板ｌによって狭
まれた平面部Ａと第２の分離領域の側壁部Ａ′によって
形成されている。

そのキャパシタ部に蓄えられた信号はトランスファゲー
ト６を介してデータ線（拡散Ｎ）８へと転送される。

前記したキャパシタ間の分離は広い溝幅Ｗ２を用いた第
２の分離領域３によって行われている。

即ち、厚い酸化膜９に覆われたポリシリコンｌＯとその
底部に打ち込まれたチャネルストッパ１５によって完全
に分離されている。

また、トランジスタートランジスタ間の分離は細い溝幅
Ｗ、を用いた第１の分ＭｅＭ域３によって行われている
。即ち、第２図（ｂ）に示されるように、厚い酸化膜９
に囲まれたポリシリコンｌＯとチャネルストッパ１５に
よってトランジスタートランジスタ間は完全に分離され
ている。

このように、本発明におけるダイナミックＲＡＭは細い
溝幅Ｗ１　とそれより広い溝幅ｗｚをそれぞれ有する分
離領域３．４によって、それぞれのトランジスタ間及び
キャパシタ間を確実に分離し、更に、前記した第２の分
離領域４の側壁部にキャパシタ部を平面部から延設する
ようにしており、蓄積電荷量を多くすることができる。

次に、本発明に係るダイナミックＲＡＭ半導体装置の製
造方法について説明する。

第３図は本発明の製造方法を示す工程図である。

なお、ここで、左側に示される断面は第２図（ａ）に対
応する断面図であり、右側に示される断面は第２図（ｂ
）に対応する断面図を示している。

まず、第３図（ａ）に示されるように、Ｐ型シリコン基
板１上に、熱酸化膜法によりＳｔｏｗ膜２１を約５００
　人形成し、その上に、＾ｐｃｖｎ法によるＳｉＯ□膜
２２全２２μｍ堆積する。

次に、第３図（ｂ）に示されるように、ホトエツチング
処理によりＰ型シリコン基板１に溝幅の異なる溝２３．
２４を形成する。ここで、第１の溝２３の溝幅ｗ１は約
１μｍ、第２の溝２４の溝幅Ｗｚは約１．４μｍに形成
する。

このように第１の溝２３の溝幅Ｗ、　と第２の溝２４の
溝幅Ｗ２を異なるように設定する。その後、イオン注入
法により、チャネルストッパ２５を溝底部に打ち込む０
例えば、Ｂ”　　（ホウ素イオン）、ＢＦ６゛などを１
　ｘｌＱＩ２〜１　ｘｌＱ１４　（０１１−”）程変打
ち込む。

次に、熱酸化法により、５ｒＯｔ膜２６を約１０００人
成長させ、更にＬＰＣＶＤ法により、ポリシリコン膜２
７を約５０００人堆積する。溝幅Ｗｌ　、Ｗ！は異なる
ためＷ、は完全に埋め込まれるが、溝幅Ｗｇにおいては
完全に埋め込まれず、空洞２８が発生する。

この状態でｃｐａ＋５％０１等のガスを用いてウェハ全
面のポリシリコン膜２７をエツチングする。

そして、ＰｏＣｌ３拡散法によりポリシリコンに不純物
をドープし、更に、ＣＶＤ　５ｈｏｔ膜２２．５ｉｎｚ
膜２１を除去すると、第３図（ｄ）に示されるように、
異なる型の分離領域を同時に形成できる。

次に、キャパシタ用酸化膜２９を１００〜２００人成長
させプレート電極となるポリシリコン膜３０を成長させ
る。そこで、全面を熱酸化し、Ｓｉｎｇ膜３１を２００
人程成長させ、再度ポリシリコン膜３２を５０００人成
長させ、エツチングバックすると、第３図（ｅ）に示さ
れるように、第２の分離領域の溝も完全に平坦化できる
。

次に、ポリシリコン膜をホトエツチング法により、パタ
ーニングしてプレート電極３３を形成する。

そして、第３図（ｆ）に示されるように、熱酸化法によ
りトランスファゲート用イオンをイオン注入法により注
入し、トランスファゲートのゲート膜３４を形成する０
通常はＢｏをｌＸｌ０”〜ｌＸｌ０”（ｃｍ−”）打ち
込む。

次に、ポリシリコン膜やメタルシリサイド膜を堆積した
のち、ホトリソエツチングにより、トランスファゲート
電極３５を形成する。イオン注入法によりＮ型ドーパン
トを注入し、ソースドレイン３６を形成する０例えば、
Ａｓ’（ヒ素イオン）を、０．６〜ｌ　ＸＩＯ１６（ａ
ｍ−”）程度打も込むと、第３−図（ｇ）のように主要
部は完成する。

以下、通常の良く知られた方法で、アルミやシリコン等
の配線を施し、本発明に係るダイナミックＲＡＭを製造
することができる。

このように、分離領域の溝幅を工夫して、溝幅の狭い第
１の溝及び溝幅の広い第２の溝を設け、同一のウェハプ
ロセスを実行しながら、前記第２の溝の側壁部にキャパ
シタ部を延設せしめ、集積度が高い、しかも機能が増強
されたダイナミックＲＡＭ半導体装置を製造することが
できる。

次に、第４図は溝の深さとセル容量の関係を示した特性
図である。この図から明らかなように、キャパシタ用酸
化膜厚ｔＯχが１００人、セルサイズ３　Ｘ４．７　　
（１４，１μｍ８）の場合、図に示されるような特性を
示す、このように、セルサイズ３Ｘ４．７（１４，１μ
ｍ”）と４ＭｂダイナミックＲＡＭに搭載できるほど小
さいにもかかわらず、大きい容量を得ることができる。

ここで、セル容量はｆＦ（フェルト・ファラッド）、溝
の深さはμｍを表している。

なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。

（発明の効果） 以上、詳細に説明したように本発明によれば、（１）ダ
イナミックＲＡＭ半導体装置において、半導体基板にセ
ルを形成する溝幅の異なる２種の分離領域を設け、その
うちの一つの広い溝幅を有する分離領域の側壁部に容量
部を延設するように構成し、 （２）このダイナミックＲＡＭ半導体装置を製造するた
めに、（ａ）半導体基板上に第１の酸化シリコン膜を形
成する工程と、（ｂ）　該酸化シリコン膜で覆われた半
導体基板に溝幅の狭い第１の溝と溝幅の広い第２の溝と
を形成し、か−′）咳各溝の底部にチャネルストツバを
設ける工程と、（Ｃ）次に、第２の酸化シリコン膜を設
け、その上にポリシリコン膜を形成した後、その全面の
ポリシリコン膜をエツチングし、続いてポリシリコンに
不純物をドープすると共に前記第１の酸化シリコン膜を
除去する工程と、（ｄ）次に、キャパシタ用酸化シリコ
ン膜を形成し、その上部にプレート電極となるポリシリ
コン膜を形成し、その全面に第３の酸化シリコン膜を形
成させた後、再度ポリシリコン膜を形成させ、エツチン
グバックする工程と、（ｅ）８亥ポリシリコン膜をバタ
ーニングしてプレート電極を形成する工程とを設けるよ
うにしたので、セルの分離を小スペースで確実に行うこ
とができると共に、分離領域を容量部として有効に活用
することができ、大幅な容量増加乃至機能の増強を図る
ことができる。

このように、本発明によれば、ダイナミックＲＡＭの集
積度及び機能の向上に資するところ大である。

【図面の簡単な説明】

第１図は本発明に係るダイナミックＲＡＭ半導体装置の
平面図、第２図は本発明に係るダイナミックＲＡＭ半導
体装置の要部断面図、第３図は本発明に係るダイナミッ
クＲＡＭ半導体装置の製造工程図、第４図は溝の深さと
セル容量の関係を示す特性図である。 Ａ、Ａ’・・・キャパシタ部、１・・・半導体基板（Ｐ
型）、２・・・アクティブ領域、３・・・第１の分離領
域、４・・・第２の分！！！！領域、５．３３・・・プ
レート電極、６．３５・・・トランスファーゲート、９
．２６’・・・厚い酸化膜、１０．２７’・・・埋め込
みポリシリコン、１１．２９・・・キャパシタゲート膜
、１２．３４・・・トランスファーゲートのゲート膜、
１３．３１・・・ＳｉＯ雪膜、１４．３２．２７・・・
ポリシリコン、１５．２５・・・チャネルストツバ、２
１・・・５ｉＯ１膜、２３・・・第１の溝、２４・・・
第２の溝、２８・・・空洞、３０・・・ポリシリコン膜
。

Claims (3)

【特許請求の範囲】
1. （１）半導体基板にセルを形成する溝幅の異なる２種の
   分離領域を設け、そのうちの一つの広い溝幅を有する分
   離領域の側壁部に容量部を延設するようにしたことを特
   徴とするダイナミックＲＡＭ半導体装置。
2. （２）前記容量部は広い溝幅を有する分離領域内に配設
   される略Ｕ字状のプレート電極と該分離領域の側壁間に
   形成されるシリコン酸化膜からなることを特徴とする特
   許請求の範囲第１項記載のダイナミックＲＡＭ半導体装
   置。
3. （３） （ａ）半導体基板上に第１の酸化シリコン膜を形成する
   工程と、 （ｂ）該酸化シリコン膜で覆われた半導体基板に溝幅の
   狭い第１の溝と溝幅の広い第２の溝とを形成し、かつ該
   各溝の底部にチャネルストッパを設ける工程と、 （ｃ）次に、第２の酸化シリコン膜を設け、その上にポ
   リシリコン膜を形成した後、その全面のポリシリコン膜
   をエッチングし、続いてポリシリコンに不純物をドープ
   すると共に前記第１の酸化シリコン膜を除去する工程と
   、 （ｄ）次に、キャパシタ用酸化シリコン膜を形成し、そ
   の上部にプレート電極となるポリシリコン膜を形成し、
   その全面に第３の酸化シリコン膜を形成させた後、再度
   ポリシリコン膜を形成させ、エッチングバックする工程
   と、 （ｅ）該ポリシリコン膜をパターニングしてプレート電
   極を形成する工程とから成ることを特徴とするダイナミ
   ックＲＡＭ半導体装置の製造方法。