JPS624726B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は算術演算等の論理演算用プロセツサで
は実行できないシーケンスプログラムをマイクロ
プロセツサ等の算術演算用プロセツサに実行させ
るようにした複合形のシーケンスコントローラに
関するもので、その目的とするところは、算術演
算用プロセツサに対する演算要求が時間遅れなく
伝達され、かつ算術演算用プロセツサによる演算
の完了が応答遅れなく論理演算用プロセツサに伝
達されるようにして、算術演算用プロセツサでの
演算処理結果が直ちにシーケンス制御に反映され
るようにすることにある。 近年、シーケンス制御の複雑化に伴い、リミツ
トスイツチやリレー等の入出力要素のオンオフの
テストを行つてリレー等の所定の出力要素を付勢
無勢する論理演算機能の他にデータの加算、減
算、比較等を行う算術演算機能がシーケンスコン
トローラに要求されるようになつた。 このような要求に答えるためには、シーケンス
コントローラの演算処理部に論理演算と算術演算
の両方を行うことができるマイクロプロセツサを
用いれば良いが、マイクロプロセツサの命令語体
系やアーキテクチヤはシーケンスプログラムの実
行には必ずしも適しておらず、１つのシーケンス
プログラムを実行するのに数10ステツプのプログ
ラムが必要となり、シーケンスプログラムの実行
を高速度に行うことができない。このため、シー
ケンス制御の規模が大きくシーケンスプログラム
の数が多い場合にはシーケンスプログラムを一回
通り実行するのに必要なスキヤンニングタイムが
通常のリレー回路の応答時間に比べて長くなり、
シーケンス制御に影響を及ぼしてしまう。 このため、従来においては、マイクロプログラ
ム方式やランダムロジツクで構成された高速形の
論理演算用プロセツサと、マイクロコンピユータ
等の算術演算用プロセツサとを設け、通常の論理
演算プログラムは高速形の論理演算用プロセツサ
によつて実行し、算術演算等の論理演算用プロセ
ツサでは実行できないプログラムのみを算術演算
用プロセツサで実行するようにして、シーケンス
プログラムの実行速度をなるべく遅くしないで算
術演算も行うようにしていた。 ところで、このようにシーケンスプログラムの
一部を算術演算用プロセツサで分担させる場合、
論理演算用プロセツサでシーケンスプログラムを
解読して算術演算用プロセツサに行うべき動作に
応じた動作指令を発し、また、算術演算用プロセ
ツサは動作が完了したことを知らせる完了信号を
論理演算用プロセツサに転送する必要がある。こ
のため、従来においては論理演算用プロセツサと
算術演算用プロセツサとの両方からアクセスでき
る情報交換用のメモリを設け、このメモリの所定
のエリアのビツトに“１”を書込んだり、所定の
ビツトの状態を読出したりして動作指令や完了信
号を両者の間で交換するようにしていた。したが
つて、このようなシーケンスコントローラにおい
ては、情報交換用のメモリが必要となるだけでな
く、このメモリを所定の周期で切換えて論理演算
用プロセツサと算術演算用プロセツサが交互にメ
モリをアクセスできるようにする回路を設ける必
要がある。また、このような方法で両者の連携を
取ると、情報交換用のメモリを算術演算用プロセ
ツサがアクセスする期間だけシーケンスプログラ
ムの実行を停止して論理演算用プロセツサが情報
交換用のメモリをアクセスしないようにしなけれ
ばならないため、シーケンスプログラムを一回通
り実行するのに要するスキヤンニングタイムが長
くなり、シーケンス制御に影響を及ぼす欠点があ
る。さらに、このような方法で連携を取ると次の
ような欠点がある。すなわち、シーケンスプログ
ラム中に算術演算プログラムがあつた場合には、
算術演算プログラムが算術演算用プロセツサによ
つて実行され、この演算プログラムの実行後の次
の一定時間の間で演算が完了したことが論理演算
用プロセツサに伝達されるが、この演算結果はシ
ーケンス制御には直ぐには反映されず、次のスキ
ヤンニングサイクルにおいて前記算術演算プログ
ラムが実行されて初めてシーケンス制御に反映さ
れる。このため、従来の方式では算術演算プログ
ラムによる演算結果がシーケンスプログラムの流
れに反映するのが１スキヤンニング時間遅れるこ
とになり、シーケンス制御に支障を来たす恐れが
ある。特に多数のデータを加算してその結果を設
定値と比較し、その大小によつてシーケンスの流
れを変えるというようなプログラムにおいては、
１つの演算が完了したことを確認して次の演算を
行うようにプログラムが組まれるため、１つの演
算を行う度に１スキヤンニング時間だけの応答遅
れが生ずることになり、シーケンスプログラム中
に多数の算術演算プログラムがある場合にはその
遅れ時間のためにシーケンス制御に多大な影響を
及ぼしてしまう欠点を有していた。 本発明はかかる点に鑑みてなされたもので、シ
ーケンスメモリから読出されたシーケンス命令が
算術演算命令であるときは、算術演算用プロセツ
サに割込みを掛けて読出された演算命令を直ちに
実行させるとともに、算術演算用プロセツサによ
る算術演算の実行中は、論理演算用プロセツサを
停止させ、算術演算の完了と同時に論理演算用プ
ロセツサによるシーケンスプログラムの実行を再
開するようにしたことを特徴とするものである。 また、本発明は、複数種類の算術演算命令を設
け、読出された算術演算命令の種類を表わすデー
タを算術演算プロセツサに伝送するデータライン
を入出力バスと別個に設け、算術演算用のプロセ
ツサは、このデータラインから読出したデータに
応じて異なる処理を行うようにしたことを特徴と
するものである。 さらに、本発明は、算術演算用プロセツサをシ
ーケンスプログラム読出用プログラムカウンタと
シーケンスメモリとに接続して、算術演算用プロ
セツサがシーケンスメモリ内での演算命令の記憶
アドレスに引続くアドレスの内容を直接読めるよ
うにし、算術演算用プロセツサが実行する処理プ
ログラムの少なくとも１つは、シーケンスプログ
ラム中の演算命令に引続くアドレスに記憶された
データを利用して処理を行うようにしたことを特
徴とするものである。第１図において１０〜１８
は入出力ユニツトを示し、これらの入出力ユニツ
ト１０〜１８は入力データバスIDB、出力データ
バスODB、ラツチ信号線LSLを介してシーケン
スコントローラの本体に接続されている。これら
の入出力ユニツト１０〜１８には通常のシーケン
ス制御に使用される接点入力ユニツト、交流出力
ユニツトの外にデジタル設定器、デジタル表示
器、ADコンバータ、DAコンバータ等がある。 接点入力ユニツト１０，１１は押ボタンスイツ
チ、リミツトスイツチ等の入力要素の開閉状態を
TTLレベルのオンオフ信号に変換するもので、
１つの接点入力ユニツトに対して８個の入力要素
が接続されている。そして、これらの接点入力ユ
ニツトに選択信号SS１，SS２が与えられると、
選択されたユニツトに接続された８個の入力要素
の開閉状態が８ビツトデータとしてデータ入力バ
スIDBに出力されるようになつている。一方、交
流出力ユニツト１２〜１４はリレー、ソレノイド
等の出力要素の付勢、無勢を制御するものでそれ
ぞれのユニツト毎に８個の出力要素が接続されて
いる。これらの出力ユニツト１２〜１４の内部に
はそれぞれ８個ずつのフリツプフロツプが設けら
れており、出力ユニツト１２〜１４のいずれかに
選択信号SSが与えられ、信号線LSLにラツチ信
号が送出されると、出力データバスODBに出力
された８ビツトのデータが選択された交流出力ユ
ニツト１２〜１４のフリツプフロツプに記憶さ
れ、これによつて８個の出力要素が同時に付勢ま
たは無勢される。また、入出力要素のテスト時に
交流出力ユニツト１２〜１４のいずれかが選択さ
れると、選択された交流出力ユニツトのフリツプ
フロツプの状態信号が出力要素のオンオフ状態を
示す信号として入力データバスIDBに出力される
ようになつている。 デジタル設定器１５は例えばパレツトに搬入さ
れるワークの総重量の最大値を設定するもので、
３桁の10進数が２進数に変換されて入力データバ
スIDBに出力される。また、デジタル表示器１６
は出力データバスODBに出力される８ビツトの
２進データを10進数に変換して表示するもので、
選択信号SSとラツチ信号とのアンド条件で８ビ
ツトのデータが読込まれこれが表示される。これ
は、加工済ワークの計数値表示等に利用される。
さらに、ADコンバータ１７は与えられたアナロ
グ値を８ビツトの２進データに変換して入力デー
タバスIDBに出力するもので、DAコンバータ１
８は出力データバスODBに出力されている８ビ
ツトのデータをアナログ値に変換して出力するも
のである。これらのコンバータ１７，１８はアナ
ログ形の計測機器やアナログ形の表示器、サーボ
モータ等に接続され、アナログ電圧による制御が
行われる。 アドレスカウンタ２０、ユニツトセレクタ２
１、データセレクタ２２，２３、データレジスタ
２４、ゲートＧ１，Ｇ２によつて構成される回路
は入出力要素の選択を行う回路で、接点入力ユニ
ツト１０，１１と交流出力ユニツト１２〜１４に
接続されている入出力要素を１点単位で選択する
機能と、デジタル設定器１５、デジタル表示器１
６等をユニツト単位で選択する機能とを有してい
る。 アドレスカウンタ２０は、シーケンスメモリ３
０から読出されるシーケンスプログラムの入出力
アドレス部のデータをラツチして出力するもの
で、歩進入力端子＋１に信号が与えられると入出
力アドレスを歩進させる機能も有している。本実
施例では入出力アドレスデータは11ビツトで構成
され、ユニツト単位でアドレス指定をする場合に
は上位８ビツトでアドレス指定をするようになつ
ている。したがつて、最大で256個の入出力ユニ
ツトの選択ができることになる。このアドレスカ
ウンタ２０に記憶された11ビツトのアドレスデー
タの内、上位８ビツトのデータはユニツトセレク
タ２１に与えられ、下位３ビツトのデータはデー
タセレクタ２２とデータレジスタ２４とに与えら
れるようになつている。 ユニツトセレクタ２１は与えられた上位８ビツ
トのアドレスデータで入出力ユニツトを選択する
もので、８ビツトのデータをデコードして選択信
号SS１〜SS２５６を出力する。また、データセ
レクタ２２は入出力アドレスデータの下位３ビツ
トによつて入力データバスIDBに出力されている
８ビツトのデータの中から１つデータを取出して
出力するもので、これによつて入出力アドレスデ
ータで指定された入出力要素のオンオフ信号がデ
ータセレクタ２２から出力される。 一方、データレジスタ２４は、交流出力ユニツ
ト１２〜１４から送出される８ビツトのデータを
読込み、この読込まれたデータの内、入出力アド
レスデータで指定される出力要素に対応したビツ
トのみを演算処理部から送出される出力信号によ
つて書換え、この書換えられたデータを交流出力
ユニツト１２〜１４に送出するもので、出力命令
の実行時に使用される。このデータレジスタ２４
はロード端子LOADに信号が与えられると入力デ
ータバスIDB上の８ビツトのデータを取り込み、
データセレクタ２３を介して出力信号が与えられ
ると、取り込んだ８ビツトのデータの内、入出力
アドレスデータの下位３ビツトのデータにて指定
されたビツトを出力信号に応じて書換え、これを
出力データバスODB上に出力するようになつて
いる。なお、本実施例では入出力要素のオンの状
態を“１”で表わすとともに出力要素を付勢する
信号を“１”で表わすものとする。したがつて、
選択された入出力要素がオンである場合にはデー
タセレクタ２２から“１”の信号が出力され、デ
ータレジスタ２４に“１”の信号が与えられると
選択された出力要素が付勢されることになる。 ゲートＧ１，Ｇ２は入力データバスIDBと出力
データバスODBをシーケンスコントローラ内部
のメインデータバスMDBに接続するもので、ア
ドレスカウンタ２０へ上位８ビツトの入出力アド
レスデータをロードするとともに、ゲートＧ１，
Ｇ２の切換を行うことにより、入出力ユニツトの
１つを選択してデータをメインデータバスMDB
に取込んだり、メインデータバスMDBのデータ
を選択した入出力ユニツトに転送したりすること
ができる。また、メモリ２５は内部ダミー用のメ
モリで書換え可能な半導体メモリが使用される。
このメモリ２５は入出力要素と同一的にアドレス
指定され、オンオフ信号の読出しと書込みが行わ
れる。本実施例では８ビツト128ワードのものが
使用され、1025〜2048までの番地が割振られてい
る。 シーケンスメモリ３０は予めプログラムされた
シーケンスプログラムを記憶するもので、コアメ
モリ等が使用される。このシーケンスメモリ３０
は１ワードが16ビツトで構成され、8KWの記憶
容量を有している。したがつて、このシーケンス
メモリ３０のアドレスは13ビツトの２進数で指定
することができる。また、プログラムカウンタ３
１はシーケンスメモリ３０の読出しアドレスを指
定するためのもので13ビツトの２進カウンタによ
つて構成されている。このプログラムカウンタ３
１にはロード端子LOADと歩進端子＋１とクリア
端子CLEARとが設けられており、これらの端子
に信号が与えられるとそれぞれ、データのロー
ド、歩進、クリアの動作が行われる。そして、こ
のプログラムカウンタ３１の計数値はゲートＧ３
を介してシーケンスメモリ３０のアドレス端子
ADDに与えられるようになつている。また、シ
ーケンスメモリ３０のアドレス端子ADDにはゲ
ートＧ４を介してマイクロアドレスバスμABの
データが与えられるようになつており、ゲートＧ
３，Ｇ４の操作によつて、プログラムカウンタ３
１によつて読出しアドレスを指定したり、マイク
ロアドレスバスμABのデータによつて読出しア
ドレスを指定したりすることができる。さらに、
プログラムカウンタ３１の出力はゲートＧ６を介
してメインデータバスMDBに接続されており、
ゲートＧ６が開かれるとプログラムカウンタ３１
から出力されるアドレスデータがメイデータバス
MDB上に出力される。 次にシーケンスメモリ３０に記憶されるシーケ
ンスプログラムの命令体系とシーケンスプログラ
ムデータの記憶形式を演算処理部の説明に先立つ
て述べる。本実施例に使用されるシーケンスプロ
グラムはリレー回路を基にしてプログラムするよ
うになつており、第１表のような命令語が使用さ
れる。

【表】

【表】 表１において、テスト命令、ジヤンプ命令、出
力命令は通常の論理演算形のプロセツサで実行で
きる命令で、演算命令と特別命令が論理演算形の
プロセツサでは実行できない命令である。これら
の命令語のビツト構成は第２図に示すようになつ
ており、ジヤンプ命令とトランスフア命令以外の
命令は上位５ビツトに命令コードが記憶され、下
位11ビツトに入出力要素または内部ダミーを指定
する入出力要素アドレスのデータが記憶される。
また、特別命令の場合にはモニタの種類を表わす
コードが下位11ビツトに記憶される。一方、ジヤ
ンプ命令の場合には、上位３ビツトに命令コード
が記憶され、下位13ビツトにジヤンプ先のメモリ
アドレスが記憶されるようになつている。 トランスフア命令TRRは加減算命令や比較命
令を実行する前に、シーケンスメモリ３０内のデ
ータや入出力ユニツト１０〜１８のデータをＡ、
Ｂレジスタ３２，３３に転送したり、演算結果を
シーケンスメモリ３０や入出力ユニツト１０〜１
８に転送するのに用いられるもので、このトラン
スフア命令は３ワードで構成されており、最初の
１ワードにトランスフア命令を表わす命令コード
と内部ダミーのアドレスが記憶され、２ワード目
と３ワード目にはそれぞれのデータの転送元と転
送先を表わすコードが記憶される。第３図はこの
転送元、転送先の要素を表わすコードを示すもの
で、転送元、転送先の要素が入出力ユニツト１０
〜１８やシーケンスメモリ３０である場合には、
残りのオペランド部によつて転送元や転送先とな
る入出力ユニツトのアドレスデータかメモリアド
レスが記憶される。 第４図は本実施例のシーケンスコントローラに
よつて制御できるリレー回路の一例を示すもので
括弧内の数字は入出力アドレスを示している。こ
のリレー回路はリレーCR１０の付勢と図略のリ
レーCR５の無勢とのアンド条件によつて、入出
力ユニツト１５のデジタル設定器と入出力ユニツ
ト１７のADコンバータの出力とそれぞれＡ、Ｂ
レジスタ３２，３３に転送し、この転送されたデ
ータを比較して、Ａレジスタの内容よりもＢレジ
スタの内容の方が小さい場合にリレーCR２０を
付勢するものである。このようなリレー回路を第
１表に示すような命令語に従つてプログラムし、
シーケンスメモリ３０の100番地から記憶させる
場合のプログラムシートを第５図に示す。プログ
ラムは図略のプログラム書込装置を用いてこのプ
ログラムをシーケンスメモリ３０内に記憶させる
ことにより第４図に示すようなリレー回路の動作
がシーケンスコントローラによつて行われる。 続いて、シーケンスメモリ３０に記憶されてい
るシーケンスプログラムを読出して実行する演算
処理部について説明する。この演算処理部は論理
演算用のプロセツサと算術演算用のプロセツサと
から構成されており、本実施例では論理演算用の
プロセツサとしてマイクロプログラム方式のプロ
セツサが使用され、算術演算用のプロセツサとし
てマイクロプロセツサが使用されている。 マイクロプログラム方式のプロセツサはマイク
ロプログラムメモリ４０、マイクロプログラムコ
ントロールユニツト（以下、MCUと呼ぶ）４
１、パイプラインレジスタ４２、セレクタ４３、
インバータ４４によつて構成されており、これ
に、割込処理のためにフリツプフロツプFF１と
レジスタ４５とマルチプレクサ４６とが設けられ
ている。一方、マイクロプロセツサは、プロセツ
サ本体５０、マイクロメモリ５１、バツフアレジ
スタ５２、ゲートＧ５によつて構成され、割込処
理のためにバツフアレジスタ５３とフリツプフロ
ツプFF２が設けられ、バツフアレジスタ５３は
データラインDLを介してマイクロプログラム方
式のプロセツサに接続されている。また、RQレ
ジスタ５４は特別命令RQIの時にモニタの種類を
表わすデータを記憶するレジスタであり、インタ
ーフエイス５５はテレタイプTTY等の外部記録
装置とマイクロプロセツサを接続するためのもの
である。 次に上記演算処理部の細部について説明する。
マイクロプログラム方式のプロセツサを構成する
マイクロプログラムメモリ４０はシーケンスプロ
グラムの読出しと実行を制御するマイクロプログ
ラムを記憶するもので、読出し専用の半導体メモ
リが使用される。このマイクロプログラムメモリ
４０の１ワードは通常のコンピユータに使用され
るメモリの１ワードに比べてビツト数が多く本実
施例では１ワードが32ビツトによつて構成されて
いる。この１ワードを構成する32ビツトのデータ
フイールドは第６図ａに示すように大きく３分割
され、上位７ビツトにはMCU４１によつて実行
されるジヤンプ命令が、中央の４ビツトには
MCU４１の内部に設けられたフラツグを選択す
るためのセレクトデータが、下位21ビツトにはシ
ーケンスプログラムの読出しの制御等を行うコン
トロールデータが記憶されている。なお、このコ
ントロールデータの記憶される下位21ビツトのエ
リアは第６図ｂに示されるように、シーケンスメ
モリ３０の読出しやプログラムカウンタの歩進等
を制御するビツト、ゲートＧ１〜Ｇ５の切換を制
御するビツト、マイクロプロセツサに割込信号を
発生するビツト、マイクロプロセツサによつて行
わせたい処理の種類を表わすデータを送出するビ
ツトというように、各ビツト毎に制御する対象が
決められており、マイクロプログラムの読出しに
よつてこれらの制御信号が並列的に出力される。
また、マイクロプログラムの上位７ビツトに記憶
されるジヤンプ命令には無条件ジヤンプ命令と条
件付ジヤンプ命令とがあり、無条件ジヤンプ命令
は複数のマイクロプログラムをシーケンシヤルに
読出す場合に用いられ、条件付ジヤンプ命令は、
フラツグの状態によつてジヤンプ先を変更した
り、シーケンスメモリ３０から読出されるシーケ
ンスプログラムに応じて所定のマイクロプログラ
ムルーチンへ分岐するのに用いられる。 このマイクロプログラムメモリ４０から読出さ
れる32ビツトのデータの内、上位７ビツトのジヤ
ンプ命令のデータはMCU４１のアドレス制御端
子ACに直接与えられ、中位４ビツトのデータは
パイプラインレジスタ４２を介してMCU４１の
フラツグ制御端子FCに与えられるようになつて
いる。また、下位21ビツトのコントロールデータ
はパイプラインレジスタ４２を介してシーケンス
コントローラの各部のゲートや、プログラムカウ
ンタ、マイクロプロセツサ等に与えられるように
なつている。なお、パイプラインレジスタ４２は
マイクロプログラムメモリ４０から読出されるデ
ータを１クロツクの間記憶保持するもので、これ
によつてマイクロプログラムメモリ４０のメモリ
アドレス切換時にコントロール信号MCSが不安
定になることが防止される。 MCU（マイクロプログラムコントロールユニ
ツト）４１は、マイクロプログラムメモリ４０か
ら出力されるジヤンプ命令のデータと、命令入力
端子SXに与えられるデータと、内部に設けられ
ているフラツグの状態とによつてマイクロプログ
ラムメモリ４０の次サイクルにおける読出しアド
レスを発生し出力端子Ｍから送出するもので、マ
イクロプログラムメモリ４０内に記憶されている
マイクロプログラムと協働して、シーケンスプロ
グラムの読出しと実行を行う。本実施例の場合に
は、このMCUとしてインテル社の3001が使用さ
れている。このMCU４１は図略のクロツク発生
回路から送出される制御クロツクCLKに同期し
て動作し、制御クロツクCLKの１サイクルの間
に次に読出すべきメモリアドレスが生成され、新
しいマイクロプログラムの読出しが行われる。イ
ンテル社の3001の場合には制御クロツクの周期を
最小で85nSにすることができるが、ノイズに対
する安定性等を考慮して数百nS〜１μＳ程度の
周期の制御クロツクが使用される。また、この
MCU４１の内部にはＣフラツグと名付けられた
フリツプフロツプとＺフラツグと名付けられたフ
リツプフロツプとが設けられており、本実施例に
おいては、これらのＣフラツグおよびＺフラツグ
の内、Ｃフラツグによつてアンドテストの結果を
記憶し、Ｚフラツグによつてオアテストの結果を
記憶するようになつている。これらのＣ、Ｚフラ
ツグは前記したように、マイクロプログラムとし
てプログラムされたセレクトデータによつて制御
することができ、入力端子FIに与えられる信号
をＣフラツグやＺフラツグに書込んだり、Ｃフラ
ツグやＺフラツグの内容を出力端子FOから出力
したりすることができる。また、出力端子FOか
ら強制的に“１”や“０”の信号を送出すること
もできる。このMCU４１の入力端子FIはセレク
タ４３を介して、データセレクタ２２から送出さ
れる入出力要素のオンオフ信号IOS、このオンオ
フ信号をインバータ４４で反転したオンオフ信号
、コントロール信号MCS、割込受付用のフリ
ツプフロツプFF１のセツト出力端子Ｑから出力
される信号のいずれかが与えられるようになつて
おり、これらの信号をＣ、Ｚフラツグに取り込ん
だり、条件付ジヤンプの条件としてジヤンプ先を
変更したりすることができる。これらの信号の内
コントロール信号MCSはＣ、Ｚフラツグのイニ
シヤライズに使用され、オンオフ信号IOSと
はシーケンスプログラムのテストにおいてＣ、Ｚ
フラツグの内容を書換えるのに使用され、フリツ
プフロツプFF１からの信号はマイクロプロセツ
サからの割込を認知して割込処理ルーチンへジヤ
ンプするのに用いられる。 さらに、MCU４１にはハード的な割込機能が
設けられており、ロード端子LDに信号が与えら
れると、命令入力端子SXに与えられるアドレス
データに応じたメモリアドレスへジヤンプするよ
うになつている。このロード端子LDにはマイク
ロプロセツサからの割込信号μISが与えられるよ
うになつており、命令入力端子SXにはマイクロ
プロセツサによつてデータのロードされるレジス
タ４５からの信号がマルチプレクサ４６を介して
与えられるようになつている。したがつて、マル
チプレクサ４６を操作することによつて、マイク
ロプロセツサで指令されたジヤンプ先への割込み
を受付けることができる。 一方、算術演算用プロセツサをなすプロセツサ
本体５０は、一例としてテキサスインスツルメン
ト社のTMS9900が使用されており、シーケンス
プログラムの内の算術演算命令や比較命令、トラ
ンスフア命令等を実行する。プロセツサ本体５０
の動作は周知であるので詳述を避けるが、このプ
ロセツサ本体５０は、マイクロアドレスバスμ
ABにアドレスデータを送出することによつてマ
イコンメモリ５１をアクセスできるだけでなく、
ゲートＧ４，Ｇ５が開かれた状態ではシーケンス
メモリ３０も直接アクセスすることができる。ま
た、このマイクロアドレスバスμABに出力され
るアドレスデータは図略のアドレスデコーダによ
つて解読され、Ａレジスタ３２、Ｂレジスタ３
３、レジスタ４５、バツフアレジスタ５２、RQ
レジスタ５４、インタフエース５５、フリツプフ
ロツプFF２の選択も行うようになつている。こ
れにより、これらの要素のデータをプロセツサ本
体５０の内部に読込んだり、プロセツサ本体５０
の内部に記憶されているデータをこれらの要素に
転送したりすることができる。さらに、ゲートＧ
５が開かれた状態ではメインデータバスMDBと
プロセツサ本体５０との間でデータの交換を行う
ことができる。なお、バツフアレジスタ５２はコ
ントローラ本体の各部にコントロール信号μCS
を送出したり、MCU４１に割込信号μISを送出
したりするものである。 また、プロセツサ本体５０には割込機能が設け
られており、割込入力端子INTに信号が与えられ
ると、バツフアレジスタ５３にラツチされている
データに応じたメモリアドレスへジヤンプするよ
うになつている。 第７図はマイコンメモリ５１内のプログラムの
配置を示すもので、零番地から63番地までにはジ
ヤンプ処理プログラムが記憶され、64番地から
127番地までにはRQI処理プログラムが記憶され
ている。プログラム選択実行手段を成すジヤンプ
処理プログラムはバツフアレジスタ５３に与えら
れたデータを読込んでジヤンプ先を決定するため
のもので、RQI処理プログラムはRQレジスタ５
４に与えられるモニタの種類を表わすデータを読
込んで、これに応じたモニタプログラムへジヤン
プするものである。また、128番地以後には加算
プログラム、減算プログラム、比較プログラム、
転送プログラムが順番に記憶され、これらのプロ
グラムを選択して実行することによつて、シーケ
ンスプログラム中の加算命令ADD、減算命令
SUB、比較命令CMP、転送命令TRRを実行する
ことができる。なお、176番地からの割込処理プ
ログラムは命令の実行後、MCU４１に対して割
込みを掛け次のシーケンスプログラムを実行させ
るためのものである。さらに、192番地以後には
種々のモニタプログラムが記憶されており、シー
ケンスプログラムの特別命令RQIが読出される
と、これらのモニタプログラムの内の１つが実行
される。このモニタプログラムは必要に応じて
種々の演算プログラムを組込むことができるが、
一例として、シーケンスメモリ３０に記憶されて
いるシーケンスプログラムのリストをテレタイプ
TTYに出力したり、運転中における所定の入出
力要素の状態や、シーケンスの進行状況を表わす
サイクル番号等を図略の外部表示装置に表示する
のに用いられる。一方、2048番地以後は計算処理
の途中結果等を一時記憶するための記憶エリア
で、書換えが可能な半導体メモリで構成されてい
る。 次に上記構成の演算処理部の動作を第８図Ａ〜
第９図Ｂのフローチヤートに基づいて説明する。
今、図略の電源スイツチが投入されると、制御ク
ロツクCLKの発振が開始され、MCU４１の動作
が開始される。これにより、MCU４１は図略の
スタートアドレス発生回路によつて指定されたメ
モリアドレスへジヤンプし、マイクロプログラム
の読出しを開始する。 スタートアドレスに続く数個のマイクロプログ
ラムにはプログラムカウンタ３１を零クリアする
とともに、MCU４１内部のＣおよびＺフラツグ
に“１”の信号を書込んで、シーケンスプログラ
ムを実行するための準備が行われる。プログラム
カウンタ３１のクリアは、マイクロプログラムを
構成するコントロールデータフイールドのプログ
ラムカウンタ３１をクリアするためのビツトに書
かれている“１”のデータが読出されることによ
つて行われ、Ｃ、Ｚフラツグへの“１”の書込み
は、セレクタ４３を操作してMCU４１の入力端
子FIに“１”のデータを与え、この“１”のデ
ータをＣ、Ｚフラツグに書込むことによつて行わ
れる。なお、このＣ、Ｚフラツグの内、Ｃフラツ
グに書込まれた“１”の信号はアンドテストの結
果が条件不満足のときに“０”に書換えられ、Ｚ
フラツグの“１”の信号はオアテストの結果が条
件満足のときに“０”に書換えられるようにマイ
クロプログラムが組まれており、オアテストの終
りではＺフラツグが“０”かどうかによつてＣフ
ラツグの状態を書換えたり書換えなかつたりする
ようにしている。 このような初期化が完了すると、マイクロプロ
グラムはシーケンスプログラムの読出ルーチンへ
ジヤンプする。この読出ルーチンの最初ではフリ
ツプフロツプFF１がセツトされたかどうかを判
別してマイクロプロセツサ側からの割込の有無を
検出している。これは、前のシーケンスプログラ
ムの実行の途中で発生されたマイクロプロセツサ
からの割込信号を認識するために行われるもので
ある。ここでマイクロプロセツサから割込が掛け
られフリツプフロツプFF１がセツトされていた
場合にはゲート切換ルーチンへジヤンプするが、
特別命令RQI以外のシーケンスプログラムの実行
ではマイクロプロセツサから割込が掛けられるこ
とはないので、次のシーケンスプログラム読出し
のステツプへジヤンプする。このシーケンスプロ
グラムの読出しのステツプではシーケンスメモリ
３０の書込読出し制御端子Ｒ／Ｗにコントロール
信号MCSが与えられ、プログラムカウンタ３１
にて指定されている零番地のシーケンスプログラ
ムの読出しが行われる。一般のコアメモリはアド
レス指定してからデータが安定するまでに1.5μ
Ｓ程度の時間を要するため、コアメモリ３０から
のシーケンスプログラムの読出しには数ステツプ
の無効なマイクロプログラムが使用される。例え
ばMCU４１に与えられる制御クロツクの周期を
300ｍＳとした場合には５ステツプのマイクロプ
ログラムがシーケンスプログラムの読出しのため
に使われる。 このようにしてシーケンスプログラムの読出し
が完了すると、アドレスカウンタ２０にコントロ
ール信号MCSが与えられ、シーケンスプログラ
ムの下位11ビツトに記憶されている入出力アドレ
スのデータがアドレスカウンタ２０内に読込まれ
る。これにより、シーケンスプログラムで指定さ
れた入出力要素が選択され、選択された入出力要
素のオンオフ信号IOSがデータセレタク２２から
出力される。また、選択された入出力ユニツト
が、デジタル設定器、デジタル表示器等である場
合には選択された入出力ユニツトからの８ビツト
のデータが入力データバスIDBを介してゲートＧ
１に与えられる。 一方、これに続く数ステツプでは、シーケンス
メモリ３０から読出されたシーケンスプログラム
の上位５ビツトのデータによつて命令コードが解
読され、解読された命令コードに応じた処理ルー
チンへジヤンプする。なお、このときアンドテス
トの結果を記憶するＣフラツグに“０”が書込ま
れている場合には、いままでに行われたテストの
結果によつて出力要素を付勢する条件が不満足に
なつたことを意味しているため、これ以後のテス
ト命令を実行する必要がない。このため、テスト
命令の場合には下位ビツトで再分岐する前にＣフ
ラツグが“０”の状態にあるかどうかにより、再
分岐を行うルーチンへジヤンプさせたり、読出ル
ーチンへジヤンプさせたりしている。また、出力
命令の場合には、下位データによつて再分岐する
前に入力データバスIDBに出力されている８ビツ
トのデータをデータレジスタ２４へロードするよ
うにしている。これは、出力命令を実行するため
の準備で、出力命令が実行されるとロードされた
８ビツトのデータの内の１ビツトが書換えられて
交流出力ユニツト１２〜１４に送出される。 次にシーケンスプログラムの各命令を実行する
それぞれの処理ルーチンについて説明する。これ
らの処理ルーチンはいずれも２〜３ステツプのマ
イクロプログラムによつて構成され、マイクロプ
ロセツサが関与しない論理演算プログラムを実行
する処理ルーチンの最後には読出しルーチンへ戻
るための無条件ジヤンプ命令が書込まれている。 第８図Ｂはテスト命令を実行するための処理ル
ーチンを示すもので、それぞれのテスト命令につ
いて説明する。まず、テスト命令がTNAである
場合にはデータセレクタ２２から出力される入出
力要素からのオンオフ信号IOSをＣフラツグに読
込むことによつてテスト命令が実行される。本実
施例においては選択された入出力要素がオンであ
る場合に“１”の信号がデータセレクタ２２から
出力され、選択された入出力要素がオフである場
合にはデータセレクタ２２から“０”の信号が出
力されるから、上記のようなマイクロプログラム
によつてTNA命令が実行されたことになり、条
件を満足している場合にはＣフラツグは“１”の
ままとなり、条件不満足の場合には“０”に書換
えられる。一方、TFA命令は選択された入出力
要素がオフかどうかをアンド論理でテストする命
令であるので、入出力要素からのオンオフ信号
IOSをインバータ４４によつて反転した信号
をＣフラツグに読込むことによつてテスト命令が
実行される。 TNO、TFO命令は選択された入出力要素がオ
ンかどうかまたはオフかどうかをオア論理でテス
トするもので、入出力要素からのオンオフ信号を
反転した信号をＺフラツグに読込むことによ
つてTNO命令が実行され、入出力要素からのオ
ンオフ信号IOSをＺフラツグに読込むことによつ
てTFO命令が実行される。また、Ｚフラツグが
“０”の状態にあればオア回路全体の条件を満足
したことになつてこれ以後のテストを行う必要は
ないため、Ｚフラツグの書換えに先立つてＺフラ
ツグが“０”であるかどうかをテストし、“０”
である場合にはシーケンスプログラムの読出ルー
チンへ戻すようになつている。 また、TNE，TFEはオアテストの終りに用い
られる命令語で、オアテストの結果をアンド論理
に組入れる必要がある。今、オアテストの最後の
テストが行われる前までＺフラツグが“１”の状
態にあつたとすると、今まで行われたテスト結果
ではオア条件を満足するものはなく最後のテスト
結果が条件満足であればオアテスト全体のテスト
結果が条件満足になり、最後のテスト結果が条件
不満足であればオアテスト全体のテスト結果が条
件不満足となる。このため、これらのテストでは
Ｚフラツグが“１”であるかどうかをテストし、
Ｚフラツグが“１”である場合に選択された入出
力要素からのオンオフ信号IOS又はこれを反転し
たオンオフ信号をＣフラツグに書込むように
している。これにより、オアテスト全体のテスト
結果がアンド論理に組込まれたことになる。な
お、TNE、TFEテストの終りでは、Ｚフラツグ
に“１”を書込み、再びオアテストが行えるよう
にしている。 さらに、NOP命令の場合には無動作であるの
でＣ、Ｚフラツグの操作は行わず、無条件に読出
ルーチンへジヤンプして次のシーケンスプログラ
ムが実行される。 第８図Ｃはジヤンプ命令の処理ルーチンを示す
もので、条件付ジヤンプ命令JMY，JMNの場合
には、Ｃフラツグが“１”かどうかまたは“０”
かどうかによつてプログラムカウンタ３１を＋１
させるかまたはオピランド部のデータをプログラ
ムカウンタ３１にロードするかを決定している。
また、無条件ジヤンプ命令JMPの場合には無条件
にオペランド部のデータをプログラムカウンタ３
１にロードする。なお、プログラムカウンタ３１
へのロードはプログラムカウンタ３１のロード端
子LOADへコントロール信号MCSを与えること
によつて行われる。そして、これに続く２ステツ
プのマイクロプログラムで、ＣフラツグとＺフラ
ツグの両方に“１”のデータが書込まれ、Ｃ、Ｚ
フラツグが初期化される。これにより、ジヤンプ
命令の前に行われたテスト結果がジヤンプ命令以
後のテストに影響することが防止される。 さらに、第８図Ｄは出力命令の処理ルーチンを
示すもので、条件付出力命令YONの場合にはＣ
フラツグの状態信号を出力端子FOから出力し、
無条件出力命令SON，SOFの場合には出力端子
FOからそれぞれ“１”または“０”の信号を出
力する。したがつて、条件付出力命令YONの場
合には選択された出力要素がＣフラツグの状態に
応じて付勢または無勢される。すなわち、テスト
の結果が条件満足でＣフラツグが“１”の状態に
あれば、この“１”の信号がデータレジスタ２４
に与えられ、選択された出力要素に対応するビツ
トのデータが書換えられる。すると、この書換え
られたデータは出力バスODBを介して出力ユニ
ツトに送出される。そして、この後信号線LSLに
ラツチ用のコントロール信号を送出すると、出力
データバスODB上のデータが選択された交流出
力ユニツトの内部に取込まれ選択された出力要素
が付勢される。また、テスト結果が条件不満足で
Ｃフラツグが“０”の状態にあれば、この“０”
の信号がデータレジスタ２４内の所定のビツトに
書込まれ、選択された出力要素が無勢される。一
方、無条件出力命令SON，SOFの場合には、テ
スト結果とは無条件にデータレジスタ２４内の所
定のビツトが書換えられ選択された出力要素が付
勢または無勢される。なお、Ｃ、Ｚフラツグの初
期化はジヤンプ命令の場合と同様の意味で行われ
るもので、出力命令の前に行われたテストの結果
が出力命令に続くシーケンスに影響することを防
止している。 次に加算命令、減算命令等のマイクロプロセツ
サで実行されるシーケンスプログラムの実行動作
について説明する。これらのプログラムは、マイ
クロプログラムによつて命令が解読された後、マ
イクロプロセツサによつてシーケンスプログラム
の実行がなされるが、マイクロプロセツサにシー
ケンスプログラムの実行動作を行わせるために、
第８図Ｅに示すような数ステツプのマイクロプロ
グラムが記憶されている。まず、最初のステツプ
では、解読された命令に応じて、マイクロプロセ
ツサで実行すべき処理ルーチンの先頭メモリアド
レスを表わすデータデータラインDLを介してを
バツフアレジスタ５３へロードする。この後ゲー
トＧ１〜Ｇ５の切換やデータセレクタ２３の操作
等を行つてシーケンスメモリ３０や入出力ユニツ
ト１０〜１８がプロセツサ本体５０によつてアク
セスできるようにしておき、プロセツサ本体５０
に割込みを掛ける。そして、マイクロプログラム
の歩進は停止され、MCU４１は割込みが掛けら
れるまで待機状態を維持する。 第９図Ａはマイクロプロセツサ側で実行される
各シーケンスプログラム実行ルーチンを示すもの
で、バツフアレジスタ５３に先頭アドレスを表わ
すデータがプリセツトされ、プロセツサ本体５０
に割込みが掛けられると、これらの処理プログラ
ムの内の１つが実行される。 まず、読出されたシーケンスプログラムが加算
命令ADDである場合には加算プログラムが実行
される。このプログラムはＡレジスタ３２の内容
とＢレジスタ３３の内容とを加算するもので、Ａ
レジスタ３２とＢレジスタ３３に記憶されている
データがプロセツサ本体５０内に読込まれ、内部
で加算演算が行われる。そして、この演算結果が
Ａレジスタ３２にロードされる。また、読出され
たシーケンスプログラムが減算命令SUBである
場合には減算プログラムが実行され、Ａレジスタ
３２のデータからＢレジスタ３３のデータが減算
され、その演算結果がＡレジスタ３２にロードさ
れる。 一方、読出されたシーケンスプログラムがトラ
ンスフア命令TRRである場合には次の転送プロ
グラムが実行される。このトランスフア命令
TRRはトランスフア命令に続く次のメモリアド
レスのデータで指定された転送元要素のデータ
を、トランスフア命令の２つ後のメモリアドレス
にプログラムされている転送先要素に転送するも
のであるため、最初にプログラムカウンタ３１が
歩進されて、トランスフア命令に続いてプログラ
ムされている転送元要素を表わすデータが読出さ
れて解読され、この後このデータにて指定される
転送元要素に記憶されているデータがプロセツサ
本体５０内部に読込まれる。そして、プログラム
カウンタ３１を再歩進させることによつて、転送
先要素を表わすデータがプロセツサ本体５０によ
つて解読され、プロセツサ本体５０の内部に記憶
されている転送元から読込んだデータが転送先の
要素に書込まれる。 さらに、シーケンスプログラムが比較命令
CMPである場合には、比較プログラムが実行さ
れ、Ａレジスタ３２のデータとＢレジスタ３３の
データとの大小が比較される。そして、Ａレジス
タ３２の内容とＢレジスタ３３の内容の大小関係
がそれぞれＡ＞Ｂ、Ａ＝Ｂ、Ａ＜Ｂにあるとき、
アドレスカウンタ２０の内容をそれぞれ＋１、＋
２、＋３だけ歩進させ、アドレスカウンタ２０で
指定された出力要素（内部ダミー）を付勢するよ
うにしている。 上記のような処理ルーチンが読出されたシーケ
ンスプログラムに応じて実行されると、どの処理
ルーチンが実行された場合でもプログラムの実行
後割込処理ルーチンへジヤンプする。この割込処
理ルーチンになると、MCU４１側のレジスタ４
５に、MCU４１によつて実行されるマイクロプ
ログラムのシーケンスプログラム読出ルーチンの
先頭番地がロードされ、この後MCU４１に割込
みが掛けられる。そして、プロセツサ本体５０は
処理動作を停止して割込みが掛けられるまで待機
する。 MCU４１に割込みが掛けられると、MCU４１
はレジスタ４５内にプリセツトされているシーケ
ンスプログラム読出ルーチンの先頭番地（第８図
ＡのRETの位置）のデータを読込みジヤンプす
る。これにより、プログラムカウンタ３１が歩進
され、次のシーケンスプログラムの読出しが行わ
れる。 上述のように、読出されたシーケンスプログラ
ムが、加算命令、減算命令等のマイクロプロセツ
サで行う命令である場合には、第１１図ａに示す
ように命令の解読が行われた後で、マイクロプロ
セツサに割込みが掛けられ、MCU４１の動作は
停止状態となる。そして、マイクロプロセツサに
よつてシーケンスプログラムの実行が行われる
と、MCU４１に割込みが掛けられ、MCU４１は
マイクロプログラムと協働して次のシーケンスプ
ログラムの読出しを行う。以下同様の動作が繰返
えし行われ、テスト命令等の論理演算プログラム
と、加減算命令等の算術演算プログラムが交互に
シーケンシヤルに実行されて行く。このため、算
術演算の結果や比較結果がこれに続くシーケンス
プログラムに直ぐに反映され、従来のように、演
算結果や比較結果が１スキヤン後でないとシーケ
ンスプログラムに反映されないというようなこと
はなくなり、正確なシーケンス制御を行うことが
できる。また、シーケンスプログラム中に演算命
令等のマイクロプロセツサで実行すべきプログラ
ムが多数ある場合でも、マイクロプロセツサによ
る演算時間分だけの遅れが生ずるだけで、従来の
ように、１つの演算を行う度に１チヤンス時間の
遅れが生ずることはなく、演算命令の多い複雑な
プログラムでも全部の演算命令を短時間でスキン
ニングでき、複雑なシーケンス制御を実行する場
合でも演算結果や比較結果等の応答遅れのために
シーケンス制御に影響を及ぼすことがない利点を
有している。 次に特別命令RQIのプログラムの実行動作につ
いて説明する。この特別命令RQIは前記したよう
に、マイコンメモリ５１に記憶されるモニタプロ
グラムを変更することによつて、TTYを用いた
プログラムリストの作成、入出力要素のオンオフ
状態のモニタ等の種々のモニタ動作を行うことが
できるが、本実施例ではTTYを用いたプログラ
ムリストを作成するモニタプログラムについて説
明する。 この特別命令RQIを使用する場合には、マイコ
ンメモリ５１内のモニタプログラムを変更するこ
とによつて、任意ワードの修飾部を付加すること
ができる。シーケンスプログラムのリストを作成
する場合には、第１０図に示すように、リストア
ツプすべきシーケンスプログラムの先頭番地と最
終番地を表わす２ワードの修飾部が付加されてい
る。また、本実施例では特別命令RQIとシーケン
スプログラムを並行して行うため、RQI命令に続
いて無条件ジヤンプ命令JMPがプログラムされて
いる。このため、RQI命令が読出されると、第１
１図ｂに示すようにマイクロプロセツサに割込み
が掛けられた後で、MCU４１はこのRQI命令に
続くシーケンスプログラムの実行を引続いて行
う。 第９図Ｂはマイコンメモリ５１に記憶されるモ
ニタプログラムを示すもので、シーケンスプログ
ラムとしてプログラムされている先頭番地と最終
番地のデータをシーケンスメモリ３０から読出先
頭番地のデータをプロセツサ本体５０内部の内部
プログラムカウンタにロードする準備ルーチン
と、シーケンスメモリ３０からシーケンスプログ
ラムを１つずつ読出し、これを翻訳してテレタイ
プTTYに転送する転送ルーチンとから成つてい
る。まず、プログラムの最初では内部に設けられ
た準備フラツグをリセツトし、この後、マイクロ
プロセツサからコントロール信号μCSを送出し
てフリツプフロツプFF１をセツトする。このフ
リツプフロツプFF１がセツトされると、MCU４
１は第８図Ａに示すように、シーケンスプログラ
ムの読出しを行う前の段階で、これを識別し、ゲ
ート切換ルーチンへジヤンプする。このゲート切
換ルーチンは、シーケンスメモリ２０がプロセツ
サ本体５０によつてアクセスできるようにするも
ので、ゲートＧ３〜Ｇ５の切換えが行われる。こ
のようなゲート切換えが完了すると、マイクロプ
ログラムによつてマイクロコンピユータ側のフリ
ツプフロツプFF２がセツトされ、ゲートの切換
完了がプロセツサ本体５０に知らされる。また、
これに続くステツプでは、フリツプフロツプFF
１がリセツトされ、マイクロプロセツサからフリ
ツプフロツプFF１が再びセツトできる状態にさ
れる。 フリツプフロツプFF２がセツトされると、プ
ロセツサ本体５０は引続いてプログラムを実行す
る。これに続くプログラムは準備フラツグがセツ
トされているかどうかをテストするもので、準備
フラツグがリセツト状態にある場合には準備ルー
チンへジヤンプし、セツトされている場合には転
送ルーチンへジヤンプする。モニタプログラムの
開始時においては準備フラツグがリセツトされて
いるため準備ルーチンへジヤンプする。この準備
ルーチンでは最初にゲートＧ６を開いてプログラ
ムカウンタ３１から出力されているアドレスデー
タを読込み、この読込まれたアドレスデータを基
準にしてジヤンプ命令JMPの次にプログラムされ
ている先頭番地と最終番地のデータをシーケンス
メモリ３０から読出す。そして、先頭番地のデー
タを内部プログラムカウンタにプリセツトし、こ
の後、準備フラツグをセツトする。これにより、
プロセツサ本体５０は転送ルーチンへジヤンプし
プログラムの実行を行う。 転送ルーチンになると、シーケンスメモリ３０
の内部プログラムカウンタで指定されたメモリア
ドレスに記憶されているシーケンスプログラムを
読出し、内部レジスタ又はマイコンメモリ５１の
RAMエリアに一時記憶する。この後、マイクロ
プロセツサはMCU４１側のレジスタ４５へ、マ
イクロプログラムとしてプログラムされているシ
ーケンスプログラム読出ルーチンの先頭アドレス
のデータをプリセツトし、MCU４１へ割込みを
掛ける。これにより、MCU４１は第１１図ｂに
示すように、シーケンスプログラムの読出し、実
行動作を再開する。この後、マイクロプロセツサ
はフリツプフロツプFF２をリセツトした後、シ
ーケンスメモリ３０から読出したシーケンスプロ
グラムのデータを解読してプログラム言語に翻訳
し、アスキーコードに変換して１文字分ずつイン
ターフエース５５内のレジスタに転送する。これ
により、シーケンスメモリ３０から読出され解読
されたシーケンスプログラムが１文字ずつテレタ
イプTTYにシリアル転送され、第５図に示すよ
うな形式でシーケンスプログラムがプリントアウ
トされる。テレタイプTTYの印字速度は１秒間
に10文字程度で、プログラム言語に翻訳されたシ
ーケンスプログラムは、６文字程度であるので、
１つのシーケンスプログラムをプリントアウトす
るのに0.6秒かかり、この間にシーケンスプログ
ラムが数10回以上実行される。このため、シーケ
ンスプログラムの実行と、シーケンスプログラム
のリストアツプを並行して行つてもシーケンス制
御に影響を与えることはない。 １つのシーケンスプログラムを表わすデータが
テレタイプTTYに転送されると、マイクロプロ
セツサは転送されたデータが最終番地のものであ
るかどうかをテストし、最終番地でない場合には
内部カウンタを歩進させてフリツプフロツプFF
１をセツトするステツプへ戻る。すると、MCU
４１は再びゲート切換ルーチンへジヤンプするた
め、ゲートの切換えが行われ、マイクロプロセツ
サはこの後で次のシーケンスプログラムの読出し
を行い、読出されたデータを翻訳してテレタイプ
TTYに転送する。このとき、MCU４１にはマイ
クロプロセツサによるシーケンスプログラムの読
出しの後で割込が掛けられ、次のシーケンスプロ
グラムの読出しと実行を上記動作と並行して行
う。 このように、本実施例のシーケンスコントロー
ラにおいてはシーケンスプログラム中に特別命令
RQIをプログラムしておくとともに、マイコンメ
モリ５１内に所定のモニタプログラムを記憶させ
ておけば、シーケンスプログラムのリストアツプ
等のモニタ動作をシーケンスプログラムの実行と
並行して行うことができるが、特別命令RQIプロ
グラムがシーケンスメモリ３０から読出される
と、マイクロプロセツサに割込みが掛けられて、
特別命令プログラムの実行がマイクロプロセツサ
に引継がれるようになつているため、従来のよう
に論理演算プロセツサと算術演算プロセツサとの
間に情報交換を行うメモリを設けたり、両方のプ
ロセツサが情報交換用のメモリをアクセスできる
ようにするための切換回路を設けたりする必要が
全くない。また、情報交換のためにシーケンスプ
ログラムのスキヤンニングタイムが長くなること
もない。 なお、上記実施例は論理演算用プロセツサがマ
イクロプログラム方式の演算処理回路によつて構
成されていたが、これはランダムロジツクの回路
で構成してもよい。また、上記実施例においては
ゲートＧ１〜Ｇ５の切換えを論理演算用プロセツ
サで一括して行つていたが、このゲートＧ１〜Ｇ
４の切換を論理演算プロセツサからの信号と、算
術演算用プロセツサからの信号との両方で制御す
るようにしてもよい。 以上述べたように本発明のシーケンスコントロ
ーラにおいては、読出されたシーケンス命令が算
術演算命令である場合には算術演算用プロセツサ
に割込みを掛けて読出された演算命令に応じた処
理を算術演算用プロセツサで実行させるととも
に、これと同時に論理演算用プロセツサの動作を
停止させ、算術演算プロセツサによる処理が完了
したときに、論理演算プロセツサを再起動して引
続くシーケンスプログラムが実行されるように構
成したので、算術演算の結果や比較結果がこれに
続くシーケンスプログラムに直ちに反映され、演
算結果に応じて即時にシーケンスの流れが変化さ
れる。したがつて、従来のように演算結果が１ス
キヤンだけ遅れてシーケンスプログラムに反映さ
れるようなことはなく、演算処理を含むシーケン
ス制御を確実に行うことができる利点がある。 また、本発明においては、複数種類の算術演算
命令を設け、読出された算術演算命令の種類を表
わすデータを算術演算プロセツサに伝送するデー
タラインを入出力バスと別個に設け、算術演算用
のプロセツサは、このデータラインから読出した
データに応じて異なる処理を行うようにしたの
で、算術演算用プロセツサに動作指令を与えるた
めに入出力アドレスが専有されることがなく、算
術演算の機能を付加したことによつて、利用でき
る入出力アドレスの数が減少することを防止でき
る利点がある。 さらに、本発明においては、算術演算用プロセ
ツサをシーケンスプログラム読出用プログラムカ
ウンタとシーケンスメモリとに接続して、算術演
算用プロセツサがシーケンスメモリ内での演算命
令の記憶アドレスに引続くアドレスの内容を直接
読めるようにし、算術演算用プロセツサが実行す
る処理プログラムの少なくとも１つは、シーケン
スプログラム中の演算命令に引続くアドレスに記
憶されたデータを利用して処理を行うようにした
ので、算術演算等を実行するためのプログラムが
シーケンスメモリと独立したメモリに記憶されて
いるものにおいても、算術演算用プロセツサの処
理で必要となる転送アドレス等データを演算命令
に引続いてプログラムすることができ、演算処理
を含むシーケンスプログラムの作成が極めて容易
になる利点がある。

【図面の簡単な説明】

第１図は本発明にかかるシーケンスコントロー
ラの構成を示すブロツク図、第２図はシーケンス
プログラムデータのビツト配分を示す図、第３図
はトランスフア命令に使用される転送元、転送先
要素のコードを示す図、第４図はリレー回路の一
例を示す図、第５図は第４図のリレー回路を表１
の命令語に基づいてプログラムしたプログラムシ
ート、第６図はマイクロプログラムデータのビツ
ト配分を示す図、第７図はマイコンメモリ５１内
に記憶されたプログラムを示すメモリマツプ、第
８図Ａ〜Ｅはマイクロプログラムメモリ４１内に
記憶されたマイクロプログラムを示すフローチヤ
ート、第９図Ａ，Ｂはマイコンメモリ５１内に記
憶された処理プログラムを示すフローチヤート、
第１０図は特別命令RQIを用いたプログラム例、
第１１図は本発明のシーケンスコントローラの動
作を説明するためのタイミングチヤートである。 １０〜１８……入出力ユニツト、２０……アド
レスカウンタ、２１……ユニツトセレクタ、２
２，２３……データセレクタ、２４……データレ
ジスタ、２５……内部ダミー、３０……シーケン
スメモリ、３１……プログラムカウンタ、３２…
…Ａレジスタ、３３……Ｂレジスタ、４０……マ
イクロプログラムメモリ、４１……マイクロプロ
グラムコントロールユニツト、４２……パイプラ
インレジスタ、４３……セレクタ、４４……イン
バータ、４５……レジスタ、４６……マルチプレ
クサ、５０……プロセツサ本体、５１……マイコ
ンメモリ、５２，５３……バツフアレジスタ、５
４……RQレジスタ、５５……インターフエイ
ス、FF１，FF２……フリツプフロツプ、Ｇ１〜
Ｇ６……ゲート。

Claims (1)

【特許請求の範囲】
1. １ 数値演算等の論理演算でない演算を指令する
   複数種類の演算命令を含むシーケンスプログラム
   を記憶するシーケンスメモリと、このシーケンス
   メモリの読出しアドレスを指定するプログラムカ
   ウンタと、前記シーケンスメモリから読出される
   シーケンスプログラムのアドレスデータによつて
   入出力要素の選択を行う入出力選択手段と、前記
   プログラムカウンタの歩進とシーケンスプログラ
   ムの読出しを周期的に行うとともに選択された入
   出力要素のオンオフ状態に応じてテストフラツグ
   の操作を行いテストの完了後テストフラツグの状
   態によつて選択された出力要素を付勢または無勢
   するマイクロプログラム方式まはたランダムロジ
   ツク方式の高速形の論理演算用プロセツサと、前
   記プログラムカウンタとシーケンスメモリに接続
   された算術演算用のプロセツサと、この算術演算
   用プロセツサに接続され前記シーケンスプログラ
   ムに含まれ得る複数種類の演算命令に対応する処
   理を前記算術演算用プロセツサにて実行させるた
   めの複数のプログラムを記憶するメモリと、前記
   シーケンスメモリから読出された命令が前記論理
   演算用プロセツサで実行できない算術演算命令で
   ある場合には、前記算術演算用プロセツサに割込
   信号を送出した後論理論算プロセツサを停止状態
   にする第１制御手段と、前記シーンケスメモリか
   ら読出された演算命令を表わすデータを前記算術
   演算用プロセツサに伝送する入出力バスとは別の
   データラインと、前記割込信号に応答して前記シ
   ーケンスメモリから読出された算術命令に対応す
   るプログラムを前記算術演算用プロセツサにて実
   行させるプログラム選択実行手段と、前記算術演
   算用プロセツサによる処理の完了に応答して前記
   論理演算用プロセツサによるシーケンスプログラ
   ムの実行を再開する第２制御手段とを設け、前記
   メモリ内の複数のプログラムの少なくとも１つは
   読出された演算命令の記憶アドレスに引続くアド
   レスに記憶されたデータを算術演算用プロセツサ
   にて読出させ、このデータ利用して処理を行うよ
   うプログラムしたことを特徴とするシーケンスコ
   ントローラ。