JPS61113237A - ポリシリコンのエツチング方法 - Google Patents
ポリシリコンのエツチング方法Info
- Publication number
- JPS61113237A JPS61113237A JP59236199A JP23619984A JPS61113237A JP S61113237 A JPS61113237 A JP S61113237A JP 59236199 A JP59236199 A JP 59236199A JP 23619984 A JP23619984 A JP 23619984A JP S61113237 A JPS61113237 A JP S61113237A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon
- photoresist
- etching
- layer
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、集積回路等の製造プロセスに係り、特にポ
リシリコン層のエツチング方法に関する。
リシリコン層のエツチング方法に関する。
（ロ）従来技術
一般に、Ｃ−ＭＯＳデバイスのゲート電極などのポリシ
リコン層を形成する場合は、まず、半導体基板の表面に
形成されたポリシリコンの上部に直接ホトレジストを塗
布してベーキングした後、露光・現像・ドライエツチン
グ工程を経て前記ポリシリコンに所定のパターンを形成
させている。
リコン層を形成する場合は、まず、半導体基板の表面に
形成されたポリシリコンの上部に直接ホトレジストを塗
布してベーキングした後、露光・現像・ドライエツチン
グ工程を経て前記ポリシリコンに所定のパターンを形成
させている。
しかしながら、前記ポリシリコンとホトレジストとの密
着性が比較的弱いのでその界面にエツチング剤が回り込
んで第２図に示すように該ポリシリコンのサイドエツチ
ングの発生が大きくなり、ひいては寸法のバラツキを生
じることとなる。つまり、゛上記従来行われていた方法
では、微細なパターンを形成するのが非常に困難なので
、歩留りの低減を招くという問題を生じる。
着性が比較的弱いのでその界面にエツチング剤が回り込
んで第２図に示すように該ポリシリコンのサイドエツチ
ングの発生が大きくなり、ひいては寸法のバラツキを生
じることとなる。つまり、゛上記従来行われていた方法
では、微細なパターンを形成するのが非常に困難なので
、歩留りの低減を招くという問題を生じる。
（ハ）目的
この発明は、ポリシリコンのサイドエツチングの発生を
最小に抑え、歩留りを向上せしめるポリシリコンのエツ
チング方法を提供することを目的としている。
最小に抑え、歩留りを向上せしめるポリシリコンのエツ
チング方法を提供することを目的としている。
（ニ）構成
この発明に係るポリシリコンのエツチング方法の特徴と
する処は、半導体基板の表面にポリシリコンを形成した
後、前記ポリシリコンおよびこれのマスクとなるホトレ
ジストにそれぞれ良好な密着性を有する層を前記ポリシ
リコンの上部に形成させる工程と、前記層の上部に前記
ポリシリコンをエツチングするためのマスクとなるホト
レジストを被着させる工程と、前記ホトレジストに所望
ノカットパターンを形成し、このホトレジストをマスク
として前記層およびポリシリコンを順次エツチングさせ
る工程とを具備したことにある。
する処は、半導体基板の表面にポリシリコンを形成した
後、前記ポリシリコンおよびこれのマスクとなるホトレ
ジストにそれぞれ良好な密着性を有する層を前記ポリシ
リコンの上部に形成させる工程と、前記層の上部に前記
ポリシリコンをエツチングするためのマスクとなるホト
レジストを被着させる工程と、前記ホトレジストに所望
ノカットパターンを形成し、このホトレジストをマスク
として前記層およびポリシリコンを順次エツチングさせ
る工程とを具備したことにある。
（ホ）実施例
第１図はこの発明に係るポリシリコンのエツチング方法
の一実施例を説明するための参考図であり、同図を参考
にして以下説明する。
の一実施例を説明するための参考図であり、同図を参考
にして以下説明する。
■ シリコンウェハからなる半導体基板１０の表面にポ
リシリコン２０を形成する。
リシリコン２０を形成する。
■ ポリシリコン２０とホトレジスト４０とにそれぞれ
良好な密着性を有する層として例えばシリコン酸化膜３
０を、低温酸化膜成長装置でもって前記ポリシリコン２
０の上部に約１００〜１０００人形成させる。
良好な密着性を有する層として例えばシリコン酸化膜３
０を、低温酸化膜成長装置でもって前記ポリシリコン２
０の上部に約１００〜１０００人形成させる。
■ 前記シリコン酸化膜３０の上部にホトレジスト４０
を塗布してベーキングする。
を塗布してベーキングする。
■ 露光・現像することにより前記ホトレジスト４０に
所定のカットパターンを形成する。
所定のカットパターンを形成する。
■ このホトレジスト４０をマスクとしてドライエツチ
ングすることによりシリコン酸化膜３０およびホトレジ
スト４０を順次エツチングする。なお、シリコン酸化１
１ｉ３０エツチング後にはこのシリコン酸化Ｉｌ！３０
とホトレジスト４０とがポリシリコン２０のマスクとな
る。
ングすることによりシリコン酸化膜３０およびホトレジ
スト４０を順次エツチングする。なお、シリコン酸化１
１ｉ３０エツチング後にはこのシリコン酸化Ｉｌ！３０
とホトレジスト４０とがポリシリコン２０のマスクとな
る。
■゛以下ボリシ＋７コン２０上のシリコン酸化ｙ！３０
およびホトレジスト４０を除去させる。
およびホトレジスト４０を除去させる。
なお、ポリシリコン２０の上部にシリコン酸化膜３０を
形成させる装置は、上記実施例のものに限定されないこ
とは勿論である。
形成させる装置は、上記実施例のものに限定されないこ
とは勿論である。
しかして、上記のようにポリシリコン２０およびホトレ
ジスト４０にそれぞれ良好な密着性を有する層としてシ
リコン酸化膜３０を用いる場合においては、前記ポリシ
リコンのサイドエツチングの発生を殆ど防止でき、これ
により歩留りを１０％程度向上させることができた。
ジスト４０にそれぞれ良好な密着性を有する層としてシ
リコン酸化膜３０を用いる場合においては、前記ポリシ
リコンのサイドエツチングの発生を殆ど防止でき、これ
により歩留りを１０％程度向上させることができた。
（へ）効果
この発明は、所定のカフドパターンが形成されるホトレ
ジストとパターンニングされるポリシリコンとの間にこ
れらとそれぞれ密着性の良好な層を介在させ、前記ホト
レジストをマスクとして前記層およびポリシリコンを順
次エツチングさせている。つまり前記層がポリシリコン
およびホトレジストにそれぞれ良好に密着しているから
、各界面へのエツチング剤の回り込みを殆どなくし、ポ
リシリコンのサイドエツチングの発生を最小に抑えた。
ジストとパターンニングされるポリシリコンとの間にこ
れらとそれぞれ密着性の良好な層を介在させ、前記ホト
レジストをマスクとして前記層およびポリシリコンを順
次エツチングさせている。つまり前記層がポリシリコン
およびホトレジストにそれぞれ良好に密着しているから
、各界面へのエツチング剤の回り込みを殆どなくし、ポ
リシリコンのサイドエツチングの発生を最小に抑えた。
従って、＠細なパターンの形成を可能とする結果、寸法
のバラツキを安定させると共に歩留りを向上せしめた。
のバラツキを安定させると共に歩留りを向上せしめた。
第１図はこの発明に係るポリシリコンのエツチング方法
の一実施例を説明するための参考図、第２図は従来方法
において発生したポリシリコンのサイドエツチング状態
を示す説明図であり、第１図と同一部分は同一符合を付
している。 １０・・・半導体基板、２０・・・ポリシリコン、３０
・・・シリコン酸化膜、４０・・・ホトレジスト。
の一実施例を説明するための参考図、第２図は従来方法
において発生したポリシリコンのサイドエツチング状態
を示す説明図であり、第１図と同一部分は同一符合を付
している。 １０・・・半導体基板、２０・・・ポリシリコン、３０
・・・シリコン酸化膜、４０・・・ホトレジスト。
Claims (2)
- （１）半導体基板の表面にポリシリコンを形成した後、
前記ポリシリコンおよびこれのマスクとなるホトレジス
トにそれぞれ良好な密着性を有する層を前記ポリシリコ
ンの上部に形成させる工程と、前記層の上部に前記ポリ
シリコンをエッチングするためのマスクとなるホトレジ
ストを被着させる工程と、 前記ホトレジストに所望のカットパターンを形成し、こ
のホトレジストをマスクとして前記層およびポリシリコ
ンを順次エッチングさせる工程とを具備したことを特徴
とするポリシリコンのエッチング方法。 - （２）前記層は、シリコン酸化膜からなるものであるこ
とを特徴とする特許請求の範囲第１項記載のポリシリコ
ンのエッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59236199A JPS61113237A (ja) | 1984-11-08 | 1984-11-08 | ポリシリコンのエツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59236199A JPS61113237A (ja) | 1984-11-08 | 1984-11-08 | ポリシリコンのエツチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61113237A true JPS61113237A (ja) | 1986-05-31 |
Family
ID=16997245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59236199A Pending JPS61113237A (ja) | 1984-11-08 | 1984-11-08 | ポリシリコンのエツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61113237A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS529353A (en) * | 1975-07-11 | 1977-01-24 | Matsushita Electric Ind Co Ltd | Solid-state oscillator |
| JPS58110044A (ja) * | 1981-12-23 | 1983-06-30 | Nec Corp | パタ−ン形成方法 |
-
1984
- 1984-11-08 JP JP59236199A patent/JPS61113237A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS529353A (en) * | 1975-07-11 | 1977-01-24 | Matsushita Electric Ind Co Ltd | Solid-state oscillator |
| JPS58110044A (ja) * | 1981-12-23 | 1983-06-30 | Nec Corp | パタ−ン形成方法 |
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