JPS6281741A - 集積回路用パツケ−ジ - Google Patents

集積回路用パツケ−ジ

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Publication number
JPS6281741A
JPS6281741A JP60224242A JP22424285A JPS6281741A JP S6281741 A JPS6281741 A JP S6281741A JP 60224242 A JP60224242 A JP 60224242A JP 22424285 A JP22424285 A JP 22424285A JP S6281741 A JPS6281741 A JP S6281741A
Authority
JP
Japan
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integrated circuit
chip
electrode pads
circuit chip
metal wires
Prior art date
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Pending
Application number
JP60224242A
Other languages
English (en)
Inventor
Koichi Hirose
幸一 廣瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
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Publication of JPS6281741A publication Critical patent/JPS6281741A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分封〕 本発明は、中央部に集積回路チップをマウントするため
の凹んだキャビティを有するところの、絶縁体から作ら
れているケース基体をもつ集積回路用パッケージに関す
る。
〔従来の技術〕
従来の集積回路用パッケージのケース基体に、集積回路
チップをマウントした状態の斜視図を第２図に示す。図
において、セラミックのケース基体１１の中央部は凹ん
だキャビティになって２９、この凹所を囲む厚い周壁１
２の上面には、凹所にマウントした集積回路チップ１４
の電極バゾド５と金属線９で接続する多数の膜配線３が
設けらｊしている。
〔発明が解決しようとする問題点〕
上記従来のケース基体でに、この基体にマウントした集
積回路チップのｔ極パッドとケース基体の膜配線との間
をつなぐ金蛎線の長さを成る可く短くするために、集積
回路チップの電極パッドをチップ周辺部に果めている。
その結果、チップ上のｔ惚パッドの占める面積が大きく
なり、当然の事ながら、チップの面積も大きくなる。ま
た、チップ中央部の累子から信号を取シ出すには、チッ
ブ周辺の１［憔パッド筐で信号線を引き回わすために、
引回しにより特性の劣化：ａｌ−もたらすという欠点が
ある。
〔問題点（ｉ−解決するための手段〕
上ｄｄ問題点に対し５本発明では、セラミックのケース
基体の凹所にマウントした果槓回路チップの電極バッド
と金属線で接続するたりの膜自己線ｒケース基体の凹Ｉ
′ｙＴ（ｉｌ−囲ひ周壁土ｍｌＫ設ける１こけでなく、
相対向する周壁１１５　’にさし渡す橋絡部？一体に設
け、この橋絡部上にも、前記集積回路チップの中央付近
に設けた電極パッドと金属線で接続するｆｃ６Ｄの膜配
線を設けている。
〔実施例〕
つぎに本発明を実施例に工９説明する〇第１図（ａ）は
不発明の一実施例に係るケース基体に果檀回錯ナツプ金
マウントした状態の平１図、同図（ｂ）は図（ａ）のＡ
−Ａｖｆｒ面図でるる。第１図（ａ）。
（ｂＪにおいて、ケース基体１の凹所ｔ−囲む厚い周壁
２の上面には、凹所にマウントした集積回路チ。
プ４の周辺′ＲＬ他パッド５と金属線９で接続された多
数の膜配線３が投げられている。また、集積回路チップ
４は、周辺のみならず、テラ１中央付近にも”ａｍパッ
ド６が設けらｎてお９、また、対向する両側の周壁２の
間をまたいで橋絡部７が設けられてる・ジ、この橋絡部
７上の膜配線８と、チップの中央付近の電極パッド６と
の間は、短い金属線で接続されている。
このチップ４のマウント２よび金ｐＡ線接続はつき′の
ようにして行なわれる。すなわち、ケース基体１の橋絡
部７のドヘ集積回路テップ４’ｆ−もぐらせてケース基
体にマウントする。つき゛に、集積回路チップ上の電極
パッド５との間を金属線９で接続する。つさ゛に、チッ
プ上の中央付近の電極パッド６と、橋絡部７上の膜配線
８との間を金属線で接続するのである。
なお上側は、橋絡部７が一個だけの例を示したが、これ
を縦横十字形に設けて接続部分の増加金図ること℃、ま
た、橋絡部上の膜配線を並行の複数本にし、接続相手の
チップ上の電極パッドの数を増加することができるのは
いうまでもない。
〔発明の効果〕
上述のように、本発明に係るケース基体では、集積回路
チップをマウントする凹所中央を−またいで相対向する
周壁間に一体の橋絡部をさし渡し、さらにこの橋絡部上
にも模配、娠を設ける。そして本発明パッケージに収容
する集積回路チップの中央付近にも電極パッドを設け、
橋絡部上の膜配線とチップ中央電極パッドとを直接金属
線で接続することによシ、チップ上の１ｇ号線の引回し
をなくすことができる。その結果、チップ上の信号線引
回しによる特性劣化が防止でさ、まだ、テッグ周辺部の
みに１１１他パツドを果りる必要がｌくなシ、チップの
面積も小さくできるという効果が得らｎる。
【図面の簡単な説明】
第１図（ａ）は本発明の一実施例に係るセラミックケー
ス基体に集積回路チップをマウントした状態の部分平面
図、同図（ｂ）は同図（ａ）のＡ−Ａ断面図、第２図は
従来のケース基体に集積回路チップをマウントした状態
の糾親図である。 １．１１・・・・・・セラミックケース基体、２・川・
・周壁、３，８・・・・・・膜配線、４．１４・・・・
・・集積回路チップ、５，６・・・・・・電極パッド、
７・・団・橋絡部、９・・・・・・金ｐｊ４線。

Claims (1)

    【特許請求の範囲】
  1. 集積回路チップをマウントするための中央凹所を有し、
    この凹所を囲む厚い周壁上面に、前記集積回路チップの
    電極パッドと金属線で接続される多数の膜配線が設けら
    れた絶縁体のケース基体を備えた集積回路用パッケージ
    において、さらに前記対向する周壁間をさし渡すように
    橋絡部が一体に設けられ、かつ、この橋絡部上に、前記
    金属線の一端が接続される膜配線が設けられていること
    を特徴とする集積回路用パッケージ。
JP60224242A 1985-10-07 1985-10-07 集積回路用パツケ−ジ Pending JPS6281741A (ja)

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JP60224242A JPS6281741A (ja) 1985-10-07 1985-10-07 集積回路用パツケ−ジ

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JP60224242A JPS6281741A (ja) 1985-10-07 1985-10-07 集積回路用パツケ−ジ

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JPS6281741A true JPS6281741A (ja) 1987-04-15

Family

ID=16810715

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JP60224242A Pending JPS6281741A (ja) 1985-10-07 1985-10-07 集積回路用パツケ−ジ

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01163062A (ja) * 1987-12-21 1989-06-27 Idemitsu N S G Kk 積層板の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50674U (ja) * 1973-05-01 1975-01-07
JPS5421168A (en) * 1977-07-18 1979-02-17 Kyushu Nippon Electric Semiconductor

Patent Citations (2)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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